急:基于FPGA的一位十进制计算器的verilog代码修改 30C

下面是我下载的代码,采用FPGA的4*4键盘输入 。 我的板子是24M时钟,所以输入clk应该是24M吗?但是我仿真的时候col输出没有达到扫描的效果,不知道为什么?而且我想共阳极用四位数码管动态显示或者两位静态数码管显示,应该怎么改呢?大一生刚接触verilog,不是太懂,而且急用,望指教!谢谢!
module jisuanqi(clk, reset,row, col, seg_com, seg_data);
input clk;
input reset;
input [3:0] row;
output [3:0] col;
output [7:0] seg_data;
output [7:0] seg_com;

reg [7:0]outdata;
reg [7:0]datain[7:0];
reg [7:0]seg_com;
reg [7:0]seg_data;
reg [7:0]bcd_led;

reg [31:0] count1;

reg CLK_DIV;
reg [31:0]DCLK_DIV;
reg [7:0]key_temp;

reg [3:0] col;
reg [3:0] data; //按键值编码
reg [5:0] count;//delay_20ms
reg [2:0] state; //
reg key_flag; //
reg clk_500khz; //500KH
reg [3:0] col_reg; //
reg [3:0] row_reg; //

reg [7:0] buff,temp,mid;
reg [3:0] num1,num2;
reg [3:0] res;
reg [3:0] op,buff_reg;
reg [3:0] btemp;
reg flag_neg,eoc;
parameter add=4'b1010,sub=4'b1011,mult=4'b1100,div=4'b1101;
integer i;

always @(posedge clk or negedge reset)
if(!reset) begin clk_500khz<=0; count<=0; end
else
begin
if(count>=50) begin clk_500khz<=~clk_500khz;count<=0;end
else count<=count+1;
end
always @(posedge clk_500khz or negedge reset)
if(!reset) begin col<=4'b0000;state<=0;end
else
begin
case (state)
0:
begin
col[3:0]<=4'b0000;
key_flag<=1'b0;
if(row[3:0]!=4'b1111) begin state<=1;col[3:0]<=4'b1110;end //
else state<=0;
end
1:
begin
if(row[3:0]!=4'b1111) begin state<=5;end
else begin state<=2;col[3:0]<=4'b1101;end
end
2:
begin
if(row[3:0]!=4'b1111) begin state<=5;end //
else begin state<=3;col[3:0]<=4'b1011;end //
end
3:
begin
if(row[3:0]!=4'b1111) begin state<=5;end //
else begin state<=4;col[3:0]<=4'b0111;end //
end
4:
begin
if(row[3:0]!=4'b1111) begin state<=5;end //
else state<=0;
end
5:
begin
if(row[3:0]!=4'b1111)
begin
col_reg<=col; //
row_reg<=row; //
state<=5;
key_flag<=1'b1; //
end
else
begin state<=0;end
end
endcase
end

always @(clk_500khz or col_reg or row_reg)
begin
if(key_flag == 1'b1)
begin
case ({row_reg,col_reg})
8'b1110_1110:data<=4'b0000;//0
8'b1110_1101:data<=4'b0001;//1
8'b1110_1011:data<=4'b0010;//2
8'b1110_0111:data<=4'b0011;//3

         8'b1101_1110:data<=4'b0100;//4
         8'b1101_1101:data<=4'b0101;//5
         8'b1101_1011:data<=4'b0110;//6
         8'b1101_0111:data<=4'b0111;//7

         8'b1011_1110:data<=4'b1000;//8
         8'b1011_1101:data<=4'b1001;//9
         8'b1011_1011:data<=4'b1010;//10 '+'
         8'b1011_0111:data<=4'b1011;//11 '-'  

         8'b0111_1110:data<=4'b1100;//12 '*'
         8'b0111_1101:data<=4'b1101;//13 '/'
         8'b0111_1011:data<=4'b1110;//14 '='
         8'b0111_0111:data<=4'b1111;//15fuwei
        endcase 
    end 

end

//caculator part

always@(posedge clk)
begin
if(data == 4'b1111)
begin buff=0;op=0;eoc=0;num1=0;num2=0;temp=0;mid=0;end
else begin
if(data!=4'b1110)
begin
if((data>=4'b0000)&&(data<=4'b1001))
begin buff={4'b0000,data};end
else if((data>=4'b1010)&&(data<=4'b1110))
begin op=data;num1=buff[3:0];end
end
else
begin
if(eoc==0)
begin
num2=buff[3:0];
case(op)
add:
begin
buff=num1+num2;
/*if(buff>8'b00001001)
begin
mid=buff;
temp=8'b00000000;
for(i=1;i<=7;i=i+1)
begin
{temp,mid}={temp[6:0],mid,1'b0};
if(temp[3:0]>4'b0100)
begin temp[3:0]=temp[3:0]+4'b0011;end
if(temp[7:4]>4'b0100)
begin temp[7:4]=temp[7:4]+4'b0011;end
{buff_reg,res}={temp[6:0],buff[0]};
end
buff={buff_reg,res};
end*/
eoc=1;

end //add end
sub:
begin
/*if(num1>num2)
begin
buff_reg=num1+((~num2)+4'b0001);
buff={4'b0000,buff_reg};
flag_neg=1'b0;
end
else
begin
buff_reg=num2+((~num1)+4'b0001);
buff={4'b0000,buff_reg};
flag_neg=1'b1;
end
if(flag_neg==1)
buff[7:4]=4'b1111;*/
buff=num1-num2;
flag_neg=1'b0;
if(buff>200)
begin
buff=256-buff;
//buff[7:4]=4'b1111;
flag_neg=1'b1;
end

eoc=1;

end

            mult:
            begin
            buff=num1*num2;
            eoc=1;
            end

            div:
            begin
                if(num2==4'b0000) buff=0;
                else 
                begin
                buff_reg=num1;
                res=0;
                for(i=0;i<9;i=i+1)
                    begin
                    if(buff_reg>=num2)
                        begin
                        res=res+1;
                        buff_reg=buff_reg-num2;
                        end
                    else
                        buff={buff_reg,res};
                    end
                eoc=1;
                end
            end

            endcase         
            end
     end
     end

end

parameter CLK_FREQ = 'D50_000_000;//50MHZ
parameter DCLK_FREQ = 'D10;//AD_CLK 10/2HZ

always @(posedge clk)
if(DCLK_DIV < (CLK_FREQ / DCLK_FREQ)) // CLK_FREQ/DCLK_FREQ=5_000_000
DCLK_DIV <= DCLK_DIV+1'b1; // 10Hz
else
begin
DCLK_DIV <= 0;
CLK_DIV <= ~CLK_DIV; //5Hz
end

//display part
always @(negedge reset or negedge CLK_DIV )
begin
key_temp <= buff;
if(!reset)
begin
datain[0]<=8'b00000000;
datain[1]<=8'b00000000;
datain[2]<=8'b00000000;
datain[3]<=8'b00000000;
datain[4]<=8'b00000000;
datain[5]<=8'b00000000;
datain[6]<=8'b00000000;
datain[7]<=8'b00000000;
end
else
begin
datain[0]<=key_temp%10;
datain[1]<=key_temp/10%10;
datain[2]<=key_temp/100%10;
datain[3]<=key_temp/1000%10;

     end

end

always @(posedge clk)
begin
count1=count1+1; //32bit
end

always @(count1[14:12]) //scan LED *8, 50M/2^12=12k
begin
case(count1[14:12])
3'b000: begin
bcd_led = datain[0];
seg_com = 8'b00000001;
end
3'b001: begin
bcd_led=datain[1];
seg_com=8'b00000010;
end
3'b010: begin
bcd_led=datain[2];
seg_com=8'b00000100;
end
3'b011: begin
bcd_led=datain[3];
seg_com=8'b00001000;
end
3'b100: begin
bcd_led=datain[4];
seg_com=8'b00010000;
end
3'b101: begin
bcd_led=datain[5];
seg_com=8'b00100000;
end
3'b110: begin
bcd_led=datain[6];
seg_com=8'b01000000;
end
3'b111: begin
bcd_led=datain[7];
seg_com=8'b10000000;
end
endcase
end

always @(seg_com or bcd_led) //write code to LED
begin
case(bcd_led[3:0]) //display 0,1,2,.....9
4'h0:seg_data=8'hc0; //hgfedcba = 1100_0000
4'h1:seg_data=8'hf9; //hgfedcba = 1111_1001
4'h2:seg_data=8'ha4;
4'h3:seg_data=8'hb0;
4'h4:seg_data=8'h99;
4'h5:seg_data=8'h92;
4'h6:seg_data=8'h82;
4'h7:seg_data=8'hf8;
4'h8:seg_data=8'h80;
4'h9:seg_data=8'h90;
4'ha:seg_data=8'h88;
4'hb:seg_data=8'h83;
4'hc:seg_data=8'hc6;
4'hd:seg_data=8'ha1;
4'he:seg_data=8'h86;
4'hf:seg_data=8'h8e;
endcase

end

endmodule

3个回答

换一个下载吧。网上代码很多的。

要是请人帮你做,30C币肯定不够,30人民币也不够,你出30美金看看有没有人愿意帮你 ^_^

weixin_38293307
weixin_38293307 那请问一下你可以帮我看看最后的display part吗?因为我只有4个动态数码管,但它这个seg_com有8位,不知道怎么改这个……其他的功能我差不多也看明白了。谢谢了!
2 年多之前 回复

那你要改一下verilog代码吧,seg__com只用4位来切换显示到那个数码管上去

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always@(posedge clk_out_0, negedge reset_n) begin if(reset_n == 1'b0) current_state <= idle; else current_state <= next_state; end always@(*) begin next_state = current_state; case(current_state) idle:begin if(flaga == 1'b1) next_state = read; else next_state = idle; end read:begin if(flaga == 1'b0) next_state = idle; else next_state = read; end default: next_state = idle; end

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verilog代码错误提示一个模块不能被重复声明

module signal_light(clk,rst,count,light1,light2); input clk,rst; input [5:0] count; output light1,light2; reg[2:0] light1,light2; reg[2:0]state; parameter Idle=3'b000, S1=3'b001, S2=3'b010, S3=3'b011, S4=3'b100; always@(posedge clk) begin if(!rst) begin state<=Idle; light1<=3'b100; light2<=3'b001; end else case(state) Idle: if(rst) begin state<=S1; light1<=3'b100; light2<=3'b001; end S1: if(count=='d25) begin state<=S2; light1<=3'b100; light2<=3'b010; end S2: if(count=='d30) begin state<=S3; light1<=3'b001; light2<=3'b100; end S3: if(count=='d55) begin state<=S4; light1<=3'b010; light2<=3'b100; end S4: if(count=='d60) begin state<=S1; light1<=3'b100; light2<=3'b001; end default:state<=Idle; endcase end endmodule module counter(clk,rst,count); output count; input clk,rst; reg[5:0] count; always@(posedge clk or negedge rst) begin if(!rst) count<='d0; else if(count<'d60) count<=count+1; else count<='d1; end endmodule module signal_light_top(count,clk,rst,light1,light2); input clk,rst; output[2:0] light1,light2; output[5:0]count; wire[5:0] count; counter u2(clk,rst,count); signal_light u1(clk,rst,count,light1,light2); endmodule 错误为Error (10228): Verilog HDL error at signal_light_top.v(3): module "signal_light" cannot be declared more than once

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module BZHUANCHUAN(CLK_RCK,CLK_SCK,BING_IN,CHUAN_OUT); input CLK_RCK,CLK_SCK; input [0:31]BING_IN; output CHUAN_OUT; reg [0:31]store; always@(posedge CLK_RCK) begin store<=BING_IN; for(i=0;i<32;i++) @(posedge CLK_SCK) CHUAN_OUT<=store(i); end; end module 第一个错误就是for(i=0;i<32;i++)这句它说 Error (10170): Verilog HDL syntax error at BZHUANCHUAN.v(11) near text "+"; expecting "="

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我入职阿里后,才知道原来简历这么写

私下里,有不少读者问我:“二哥,如何才能写出一份专业的技术简历呢?我总感觉自己写的简历太烂了,所以投了无数份,都石沉大海了。”说实话,我自己好多年没有写过简历了,但我认识的一个同行,他在阿里,给我说了一些他当年写简历的方法论,我感觉太牛逼了,实在是忍不住,就分享了出来,希望能够帮助到你。 01、简历的本质 作为简历的撰写者,你必须要搞清楚一点,简历的本质是什么,它就是为了来销售你的价值主张的。往深...

程序员写出这样的代码,能不挨骂吗?

当你换槽填坑时,面对一个新的环境。能够快速熟练,上手实现业务需求是关键。但是,哪些因素会影响你快速上手呢?是原有代码写的不够好?还是注释写的不够好?昨夜...

外包程序员的幸福生活

今天给你们讲述一个外包程序员的幸福生活。男主是Z哥,不是在外包公司上班的那种,是一名自由职业者,接外包项目自己干。接下来讲的都是真人真事。 先给大家介绍一下男主,Z哥,老程序员,是我十多年前的老同事,技术大牛,当过CTO,也创过业。因为我俩都爱好喝酒、踢球,再加上住的距离不算远,所以一直也断断续续的联系着,我对Z哥的状况也有大概了解。 Z哥几年前创业失败,后来他开始干起了外包,利用自己的技术能...

带了6个月的徒弟当了面试官,而身为高级工程师的我天天修Bug......

即将毕业的应届毕业生一枚,现在只拿到了两家offer,但最近听到一些消息,其中一个offer,我这个组据说客户很少,很有可能整组被裁掉。 想问大家: 如果我刚入职这个组就被裁了怎么办呢? 大家都是什么时候知道自己要被裁了的? 面试软技能指导: BQ/Project/Resume 试听内容: 除了刷题,还有哪些技能是拿到offer不可或缺的要素 如何提升面试软实力:简历, 行为面试,沟通能...

优雅的替换if-else语句

场景 日常开发,if-else语句写的不少吧??当逻辑分支非常多的时候,if-else套了一层又一层,虽然业务功能倒是实现了,但是看起来是真的很不优雅,尤其是对于我这种有强迫症的程序"猿",看到这么多if-else,脑袋瓜子就嗡嗡的,总想着解锁新姿势:干掉过多的if-else!!!本文将介绍三板斧手段: 优先判断条件,条件不满足的,逻辑及时中断返回; 采用策略模式+工厂模式; 结合注解,锦...

离职半年了,老东家又发 offer,回不回?

有小伙伴问松哥这个问题,他在上海某公司,在离职了几个月后,前公司的领导联系到他,希望他能够返聘回去,他很纠结要不要回去? 俗话说好马不吃回头草,但是这个小伙伴既然感到纠结了,我觉得至少说明了两个问题:1.曾经的公司还不错;2.现在的日子也不是很如意。否则应该就不会纠结了。 老实说,松哥之前也有过类似的经历,今天就来和小伙伴们聊聊回头草到底吃不吃。 首先一个基本观点,就是离职了也没必要和老东家弄的苦...

记录下入职中软一个月(外包华为)

我在年前从上一家公司离职,没想到过年期间疫情爆发,我也被困在家里,在家呆着的日子让人很焦躁,于是我疯狂的投简历,看面试题,希望可以进大公司去看看。 我也有幸面试了我觉得还挺大的公司的(虽然不是bat之类的大厂,但是作为一名二本计算机专业刚毕业的大学生bat那些大厂我连投简历的勇气都没有),最后选择了中软,我知道这是一家外包公司,待遇各方面甚至不如我的上一家公司,但是对我而言这可是外包华为,能...

为什么程序员做外包会被瞧不起?

二哥,有个事想询问下您的意见,您觉得应届生值得去外包吗?公司虽然挺大的,中xx,但待遇感觉挺低,马上要报到,挺纠结的。

当HR压你价,说你只值7K,你该怎么回答?

当HR压你价,说你只值7K时,你可以流畅地回答,记住,是流畅,不能犹豫。 礼貌地说:“7K是吗?了解了。嗯~其实我对贵司的面试官印象很好。只不过,现在我的手头上已经有一份11K的offer。来面试,主要也是自己对贵司挺有兴趣的,所以过来看看……”(未完) 这段话主要是陪HR互诈的同时,从公司兴趣,公司职员印象上,都给予对方正面的肯定,既能提升HR的好感度,又能让谈判气氛融洽,为后面的发挥留足空间。...

面试:第十六章:Java中级开发

HashMap底层实现原理,红黑树,B+树,B树的结构原理 Spring的AOP和IOC是什么?它们常见的使用场景有哪些?Spring事务,事务的属性,传播行为,数据库隔离级别 Spring和SpringMVC,MyBatis以及SpringBoot的注解分别有哪些?SpringMVC的工作原理,SpringBoot框架的优点,MyBatis框架的优点 SpringCould组件有哪些,他们...

面试阿里p7,被按在地上摩擦,鬼知道我经历了什么?

面试阿里p7被问到的问题(当时我只知道第一个):@Conditional是做什么的?@Conditional多个条件是什么逻辑关系?条件判断在什么时候执...

Python爬虫,高清美图我全都要(彼岸桌面壁纸)

爬取彼岸桌面网站较为简单,用到了requests、lxml、Beautiful Soup4

无代码时代来临,程序员如何保住饭碗?

编程语言层出不穷,从最初的机器语言到如今2500种以上的高级语言,程序员们大呼“学到头秃”。程序员一边面临编程语言不断推陈出新,一边面临由于许多代码已存在,程序员编写新应用程序时存在重复“搬砖”的现象。 无代码/低代码编程应运而生。无代码/低代码是一种创建应用的方法,它可以让开发者使用最少的编码知识来快速开发应用程序。开发者通过图形界面中,可视化建模来组装和配置应用程序。这样一来,开发者直...

面试了一个 31 岁程序员,让我有所触动,30岁以上的程序员该何去何从?

最近面试了一个31岁8年经验的程序猿,让我有点感慨,大龄程序猿该何去何从。

6年开发经验女程序员,面试京东Java岗要求薪资28K

写在开头: 上周面试了一位女程序员,上午10::30来我们部门面试,2B哥接待了她.来看看她的简历: 个人简历 个人技能: ● 熟悉spring mvc 、spring、mybatis 等框架 ● 熟悉 redis 、rocketmq、dubbo、zookeeper、netty 、nginx、tomcat、mysql。 ● 阅读过juc 中的线程池、锁的源...

大三实习生,字节跳动面经分享,已拿Offer

说实话,自己的算法,我一个不会,太难了吧

程序员垃圾简历长什么样?

已经连续五年参加大厂校招、社招的技术面试工作,简历看的不下于万份 这篇文章会用实例告诉你,什么是差的程序员简历! 疫情快要结束了,各个公司也都开始春招了,作为即将红遍大江南北的新晋UP主,那当然要为小伙伴们做点事(手动狗头)。 就在公众号里公开征简历,义务帮大家看,并一一点评。《启舰:春招在即,义务帮大家看看简历吧》 一石激起千层浪,三天收到两百多封简历。 花光了两个星期的所有空闲时...

Java岗开发3年,公司临时抽查算法,离职后这几题我记一辈子

前几天我们公司做了一件蠢事,非常非常愚蠢的事情。我原以为从学校出来之后,除了找工作有测试外,不会有任何与考试有关的事儿。 但是,天有不测风云,公司技术总监、人事总监两位大佬突然降临到我们事业线,叫上我老大,给我们组织了一场别开生面的“考试”。 那是一个风和日丽的下午,我翘着二郎腿,左手端着一杯卡布奇诺,右手抓着我的罗技鼠标,滚动着轮轴,穿梭在头条热点之间。 “淡黄的长裙~蓬松的头发...

大牛都会用的IDEA调试技巧!!!

导读 前天面试了一个985高校的实习生,问了他平时用什么开发工具,他想也没想的说IDEA,于是我抛砖引玉的问了一下IDEA的调试用过吧,你说说怎么设置断点...

都前后端分离了,咱就别做页面跳转了!统统 JSON 交互

文章目录1. 无状态登录1.1 什么是有状态1.2 什么是无状态1.3 如何实现无状态1.4 各自优缺点2. 登录交互2.1 前后端分离的数据交互2.2 登录成功2.3 登录失败3. 未认证处理方案4. 注销登录 这是本系列的第四篇,有小伙伴找不到之前文章,松哥给大家列一个索引出来: 挖一个大坑,Spring Security 开搞! 松哥手把手带你入门 Spring Security,别再问密...

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