reg CLK_DIV;
reg [31:0]DCLK_DIV;

parameter CLK_FREQ = 'D50_000_000;
parameter DCLK_FREQ = 'D10;

always @(posedge clk)
if(DCLK_DIV < (CLK_FREQ / DCLK_FREQ))
DCLK_DIV <= DCLK_DIV+1'b1;

else
begin
DCLK_DIV <= 0;
CLK_DIV <= ~CLK_DIV;

end

Verilog三六九分频计数器拓展

3分频计数器：每当输入信号保持三个周期的高电平时在输出端输出一个周期高电平信号，拓展：六个周期，九个周期 求大致思路以及Verilog代码

Verilog语言BUG求助，谢谢！

verilog语言关于memory的问题

verilog写的分频器代码的含义

module clk_div(clk,clr,a,b,z,mclk); input clk,clr,a,b; output reg z; output reg mclk; reg [31:0] count; always@(posedge clk) begin if(clr) begin count <= 0; mclk <= 0; end else if(count == 4) begin count <= 0; mclk <= ~mclk; end else count <= count+1; end always@(posedge mclk or posedge clr) begin if(clr) // 如果用同步时序电路，这里的clr改为clr0，与分频always块语句里的clr区分开来 z <= 0; else z <= a&b; end endmodule 为什么count定义为count[31:0]，寄存器一定要用分频器么，分频器什么作用 并求解释一下每行代码的含义，并且这段代码的作用，

verilog 红绿灯设计状态机代码不理解

module sheJiShuRu( input clk, reset, Ta, Tb, clr, output reg [1:0] La, Lb, output reg mclk ); reg [31:0] count; parameter CLK_COUNT = 249999999; //parameter CLK_COUNT = 24;//模拟用 always @ (posedge clk) begin if(clr) //按下去（为1？）复位 begin count <= 0; mclk <= 0; end else if(count == CLK_COUNT) //用到了前面定义的参数 begin count <= 0; mclk <= ~mclk; end else count <= count+1; end reg [1:0] state, next_state; parameter S0 = 2'b00; parameter S1 = 2'b01; parameter S2 = 2'b10; parameter S3 = 2'b11; parameter green = 2'b00; parameter yellow = 2'b01; parameter red = 2'b10; always @ (posedge mclk) if(reset) state <= S0; else state <= next_state; always @(*) case(state) S0: if(Ta) next_state = S0; else next_state = S1; S1: next_state = S2; S2: if(Tb) next_state = S2; else next_state = S3; S3: next_state = S0; endcase always @(*) case(state) S0: begin La = green; Lb = red; end S1: begin La = yellow; Lb = red; end S2: begin La = red; Lb = green; end S3: begin La = red; Lb = yellow; end endcase endmodule 代码中最开始分频的部分有什么作用

VERILOG 5个数值比较大小，并且要找出其中相等的数值的位置。要怎么做呢？求思路

VERILOG 5个数值比较大小，并且要找出其中相等的数值的位置。要怎么做呢？求思路

Verilog中非阻塞赋值会使数据延时一个clock的疑惑？

``` `timescale 1ns/1ps module freq (); reg clk_250 = 1'b0 ; reg rst = 1'b1 ; reg [6 : 0] cnt = 7'd0 ; reg valid = 1'b0 ; reg [2 : 0] valid_cnt = 3'd0 ; parameter PERIOD_250 = 4 ; //产生250MHZ时钟 initial begin clk_250 = 0; forever #(PERIOD_250/2) clk_250 = ~clk_250; end initial begin #8 rst = 1'b0 ; end always @ ( posedge clk_250 ) begin if( rst == 1) cnt <= 8'b0000_0000 ; else begin if( cnt == 8'd100 ) cnt <= 8'd1 ; else cnt <= cnt + 8'b1; end end always @ ( posedge clk_250 ) begin if( rst == 1'b1 ) valid_cnt <= 3'd0 ; else begin if( valid_cnt == 3'd6) valid_cnt <= 3'd1; else valid_cnt <= valid_cnt + 3'd1; end end always @ ( posedge clk_250 ) begin if( rst == 1) valid <= 1'b0 ; else begin if( valid_cnt == 1) valid <= 1'd1; else valid <= 1'd0; end end endmodule ``` 上面代码想实现的是1到100的数据进行循环。并且有一个valid信号标志有效位，每6个数据有一个valid信号。下面是我用modelsim仿真得到的仿真图。![图片说明](https://img-ask.csdn.net/upload/201705/21/1495381056_762071.png) 自己认为的仿真图应该是下面这样。![图片说明](https://img-ask.csdn.net/upload/201705/21/1495381097_699379.png) 非阻塞赋值的结果要在下一个clock的上升沿才能得出。也就是需要延迟一个clock。仿真图里面感觉就有点自相矛盾。在生成cnt信号和valid-cnt 信号时直接在当前的clock就产生数据。然而产生valid信号时却是在下一个时钟产生的。 自己接触verilog时间不常工作需要，所以必须要把这个点弄会。总结上面的问题，其实就一个，非阻塞赋值会使得到的数据延时一个clock吗？如果是如何解释cnt和valid-cnt信号的生成。如果不延时一个clock那么valid信号为什么在下一clock才得出结果。希望能够得到专业的回答！！！毕竟我写了这么多又做了这么多的工作。

module following_led( input clk, input rst, output [3:0] led ); reg [23 : 0] cnt_reg; reg [ 3 : 0] light_reg; always @ (posedge clk) begin if (rst) cnt_reg <= 0; else cnt_reg <= + 1; end always @ (posedge clk) begin if (rst) light_reg <= 4'b0001; else if (cnt_reg == 24'hffffff) begin if (light_reg == 4'b1000) light_reg <= 4'b0001; else light_reg <= light_reg<< 1; end end assign led = light_reg; endmodule 我用的是basys3。 ![图片说明](https://img-ask.csdn.net/upload/201608/11/1470900336_273386.jpg)

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Java岗开发3年，公司临时抽查算法，离职后这几题我记一辈子