verilog 简易数字时钟代码的疑惑

学校要求用verilog编写数字时钟，在完成代码时，将代码烧录至basys3开发板中，发现时钟在转到59秒即将进位的时候，发生分钟进位延时的现象，就是秒钟已经清零，分钟进位没有发生改变，在下一秒秒钟为1时，分钟才转为1.
以下为代码：

module wjt1(
    input clk,
    input rst,
    input sw,
    
    output reg [10:0] display_out
    
     //output reg [3:0] an
    );

 reg [3:0]second1,min1;
 reg [3:0]second2,min2,hour1,hour2;
 reg cy_1,cy_2,cy_3,cy_4,cy_5;
 reg [1:0] k;
 reg clk1hz,clk20ms;
 reg [23:0]counter1;
 reg [31:0]counter2;
 reg k1,k2,k3,k4;
 reg [3:0]d;
 reg set1;
 reg [3:0] second11,second21,min11,min21;
  
 always @ (posedge clk1hz or  negedge rst )
 begin
  if(rst)begin
             second1=0;second2=0;
             cy_1=0;cy_2=0;
          end
  else begin
          if((second2<4'b0101)&(second1==4'b1001))   begin second1=0;cy_1=1;end else begin second1=second1+1;cy_1=0;end
          if((second2==4'b0101)&(second1==4'b1001))  begin second1<=0;second2<=0;cy_2=1;end  else cy_2=0;
          
          if(cy_1) second2=second2+1;
       end
 end
    
always @ (posedge clk1hz or  negedge rst )
 begin
  if(rst)begin
             min1=0;min2=0;
             cy_3=0;cy_4=0;
          end
  else  begin 
            if((min2<4'b0101)&(min1==4'b1001)&cy_2)   begin min1=0;cy_3=1;end else begin if(cy_2) min1=min1+1;cy_3=0;end
            if((min2==4'b0101)&(min1==4'b1001)&cy_2)  begin min1<=0;min2<=0;cy_4=1;end  else cy_4=0;
            
            if(cy_3&cy_2) min2=min2+1;
       end
 end   
 
always @ (posedge clk1hz or  negedge rst )
 begin
  if(rst)begin
             hour1=0;hour2=0;
             cy_5=0;cy_4=0;
          end
  else  begin 
           if((hour2<4'b0010)&(hour1==4'b1001)&cy_4)   begin hour1=0;cy_5=1;end else begin if(cy_4) hour1=hour1+1;cy_5=0;end
           if((hour2==4'b0010)&(hour1==4'b0011)&cy_4)  begin hour1<=0;hour2<=0;end  
            
            if(cy_5&cy_4) hour2=hour2+1;
       end
  end   


always @(posedge clk )
begin
  if(rst) begin
                 clk1hz=0;
                 clk20ms=0;
                 counter1=0;
                 counter2=0;
              end
  else begin
         if(counter1<250000) counter1=counter1+1;
         else if(counter1==250000) begin counter1=0;clk20ms=!clk20ms;end
         if(counter2<50000000) counter2=counter2+1;
         else if(counter2==50000000)begin counter2=0;clk1hz=!clk1hz;end
       end            

end 

always @(posedge clk20ms)
begin
 if(rst) begin k=0;end
 else begin
       if(k<3) k=k+1;
        else k=0;
      end
 end


always @(posedge clk20ms)
begin
  if(rst) begin
                 second11=0;
                 second21=0;
                 min11=0;
                 min21=0;
              end
    else begin
            second11=second1;
            second21=second2;
            min11=min1;
            min21=min2;
         end          
              
end

always @(posedge clk20ms)
begin
 if(rst)  display_out=11'b1111_1111111;
  else  if(!sw)begin 
                    case(k)
                    2'b00:
                          case(second1)
                          4'b0000: display_out=11'b1110_0000001;
                          4'b0001: display_out=11'b1110_1001111;
                          4'b0010: display_out=11'b1110_0010010;
                          4'b0011: display_out=11'b1110_0000110;
                          4'b0100: display_out=11'b1110_1001100;
                          4'b0101: display_out=11'b1110_0100100;
                          4'b0110: display_out=11'b1110_0100000;
                          4'b0111: display_out=11'b1110_0001111;
                          4'b1000: display_out=11'b1110_0000000;
                          4'b1001: display_out=11'b1110_0000100;
                       default: display_out=11'b1111_1111111;
                       endcase
                    2'b01:      
                          case(second2)
                          4'b0000: display_out=11'b1101_0000001;
                          4'b0001: display_out=11'b1101_1001111;
                          4'b0010: display_out=11'b1101_0010010;
                          4'b0011: display_out=11'b1101_0000110;
                          4'b0100: display_out=11'b1101_1001100;
                          4'b0101: display_out=11'b1101_0100100;
                          4'b0110: display_out=11'b1101_0100000;
                          4'b0111: display_out=11'b1101_0001111;
                          4'b1000: display_out=11'b1101_0000000;
                          4'b1001: display_out=11'b1101_0000100;
                       default: display_out=11'b1111_1111111;
                         endcase
                    2'b10:
                          case(min1)
                          4'b0000: display_out=11'b1011_0000001;
                          4'b0001: display_out=11'b1011_1001111;
                          4'b0010: display_out=11'b1011_0010010;
                          4'b0011: display_out=11'b1011_0000110;
                          4'b0100: display_out=11'b1011_1001100;
                          4'b0101: display_out=11'b1011_0100100;
                          4'b0110: display_out=11'b1011_0100000;
                          4'b0111: display_out=11'b1011_0001111;
                          4'b1000: display_out=11'b1011_0000000;
                          4'b1001: display_out=11'b1011_0000100;
                         default: display_out=11'b1111_1111111;
                         endcase
                    2'b11:
                          case(min2)
                          4'b0000: display_out=11'b0111_0000001;
                          4'b0001: display_out=11'b0111_1001111;
                          4'b0010: display_out=11'b0111_0010010;
                          4'b0011: display_out=11'b0111_0000110;
                          4'b0100: display_out=11'b0111_1001100;
                          4'b0101: display_out=11'b0111_0100100;
                          4'b0110: display_out=11'b0111_0100000;
                          4'b0111: display_out=11'b0111_0001111;
                          4'b1000: display_out=11'b0111_0000000;
                          4'b1001: display_out=11'b0111_0000100;
                         default: display_out=11'b1111_1111111;
                         endcase 
                    endcase
            end
       else begin
                case(k)
                    2'b00:
                          case(min1)
                          4'b0000: display_out=11'b1110_0000001;
                          4'b0001: display_out=11'b1110_1001111;
                          4'b0010: display_out=11'b1110_0010010;
                          4'b0011: display_out=11'b1110_0000110;
                          4'b0100: display_out=11'b1110_1001100;
                          4'b0101: display_out=11'b1110_0100100;
                          4'b0110: display_out=11'b1110_0100000;
                          4'b0111: display_out=11'b1110_0001111;
                          4'b1000: display_out=11'b1110_0000000;
                          4'b1001: display_out=11'b1110_0000100;
                       default: display_out=11'b1111_1111111;
                       endcase
                    2'b01:      
                          case(min2)
                          4'b0000: display_out=11'b1101_0000001;
                          4'b0001: display_out=11'b1101_1001111;
                          4'b0010: display_out=11'b1101_0010010;
                          4'b0011: display_out=11'b1101_0000110;
                          4'b0100: display_out=11'b1101_1001100;
                          4'b0101: display_out=11'b1101_0100100;
                          4'b0110: display_out=11'b1101_0100000;
                          4'b0111: display_out=11'b1101_0001111;
                          4'b1000: display_out=11'b1101_0000000;
                          4'b1001: display_out=11'b1101_0000100;
                       default: display_out=11'b1111_1111111;
                         endcase
                    2'b10:
                          case(hour1)
                          4'b0000: display_out=11'b1011_0000001;
                          4'b0001: display_out=11'b1011_1001111;
                          4'b0010: display_out=11'b1011_0010010;
                          4'b0011: display_out=11'b1011_0000110;
                          4'b0100: display_out=11'b1011_1001100;
                          4'b0101: display_out=11'b1011_0100100;
                          4'b0110: display_out=11'b1011_0100000;
                          4'b0111: display_out=11'b1011_0001111;
                          4'b1000: display_out=11'b1011_0000000;
                          4'b1001: display_out=11'b1011_0000100;
                         default: display_out=11'b1111_1111111;
                         endcase
                    2'b11:
                          case(hour2)
                          4'b0000: display_out=11'b0111_0000001;
                          4'b0001: display_out=11'b0111_1001111;
                          4'b0010: display_out=11'b0111_0010010;
                          4'b0011: display_out=11'b0111_0000110;
                          4'b0100: display_out=11'b0111_1001100;
                          4'b0101: display_out=11'b0111_0100100;
                          4'b0110: display_out=11'b0111_0100000;
                          4'b0111: display_out=11'b0111_0001111;
                          4'b1000: display_out=11'b0111_0000000;
                          4'b1001: display_out=11'b0111_0000100;
                         default: display_out=11'b1111_1111111;
                         endcase 
                    endcase
            end     
   end


endmodule

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老皮芽子 2023-04-11 14:02
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= 堵塞赋值和 <=非堵塞赋值不要着用
在 always @(posedge clk20ms) 时序逻辑中尽量使用 <=非堵塞赋值

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2023-02-28 10:11

回答 1 已采纳基于Monster 组和GPT的调写：同步头检测出错时，可以将已经接收到的数据重新回退到上一个同步头的位置，然后进行位移，继续进行同步头检测。具体实现可以使用一个FIFO缓存来暂存已接收到的数据，当
[SugerTangYL] 简易电子时钟Verilog设计
2021-07-06 13:59

SugerTangYL的博客简易电子时钟的Verilog设计，电子时钟应该算是走嵌入式和FPGA开发的敲门砖了叭（也可能是流水灯）。本次设计实现的平台是Altera的DE2开发板。一、简易电子时钟的功能要求一个简易的电子时钟应该包含以下功能： ...
verilog代码，谁能看懂，貌似挺常用的？
2015-07-28 01:31

回答 7 已采纳已经懂了，这是典型的三段式状态机，具体的可以去百度，帖子就这样结了，此外给二楼点辛苦分把，诶，好像不行啊，
简易cpu如何解决Verilog中的数据冒险 arm 有问必答
2021-11-22 18:16

回答 2 已采纳你好，我是有问必答小助手，非常抱歉，本次您提出的有问必答问题，技术专家团超时未为您做出解答本次提问扣除的有问必答次数，已经为您补发到账户，我们后续会持续优化，扩大我们的服务范围，为您带来更好地服务。
关于verilog中的population count fpga开发嵌入式实时数据库
2022-07-30 23:05

回答 1 已采纳 module top_module( input [254:0] in, output [7:0] out ); integer i; always @(*) begin out =
EDAVerilogHDL简易数字钟设计报告.pdf
2020-06-14 15:43

基于EDAVerilogHDL的简易数字钟设计报告，用quartus ii 实现数字电子钟，可以实现时、分、秒走时，并且可以调整时间，闹钟，整点报时等功能。
verilog如何实现对应位置数据的运算？ fpga开发嵌入式硬件开发语言
2022-06-06 15:40

回答 2 已采纳把代码中的2 换成 7559 就行 integer i; reg [31:0] a[2:0]; //7560-1 reg [31:0] b
Verilog如何实现连续32bit位宽数据转为1bit位宽数据? fpga开发嵌入式硬件开发语言
2022-10-18 23:17

回答 2 已采纳用两级 FIFO 最简单一级FIFO 写32位，读 4 位(最大8:1)二级FIFO 写4位，读 1 位
请问一下各位这段用Verilog写的呼吸灯代码怎么修改呼吸灯频率 fpga开发
2022-06-21 09:37

回答 1 已采纳用你的时钟
Verilog 嵌入式简易密码锁设计
2023-09-19 22:44

风吹麦很的博客我们将使用 Verilog 来描述数字逻辑电路，并使用 FPGA（Field-Programmable Gate Array）板来实现我们的密码锁。我们的密码锁将使用一个矩阵键盘作为输入设备，并使用七段数码管来显示密码的状态。如果输入的密码与...
Verilog HDL编写出现的问题嵌入式硬件
2023-01-05 01:34

回答 2 已采纳这段代码的主要问题是在模块定义中没有声明输入和输出的类型。可以通过在模块定义中加入输入输出类型来修正这个问题。例如： module scinstmem (input [31:0] a, output
Verilog功能模块——时钟分频
2021-04-30 16:58

徐晓康的博客的博客模块功能：对输入时钟进行任意倍数分频。应用场景： - 需要对时钟进行分频，而PLL不能满足要求或者使用起来不方便 - 需要固定倍数关系的时钟
Verilog：三段式状态机（数字钟）
2021-11-15 20:08

清水一个僧的博客状态机在FPGA的设计中是至关重要的，使用的频率也很高，废话不多说在这里介绍一下三段式状态机如何设计。... 本次以数字时钟中的时间设置模块为模板来讲解状态机是如何产生的。本次的状态转移图...
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verilog 简易数字时钟 代码的疑惑

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