新手Verilog问题,4路输入1路输出,4个输入任意一个只要出现上升沿,输出就翻转

我用的vivado试了几次都有错误,只需要这一部分的verilog代码

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要实现oe发生跳变时,这个输出置0,当定时时间到来时这个输出置1; 一下这个程序,帮忙修改下: module Timer ( input rst, input oe, input clk, output TI_flag ); parameter Ttime=100 ;//定时时间 wire flag; //定时器溢出标志位 reg [31:0] count; assign (supply1 ,weak0)flag= (oe | ~oe) ? 0:1; assign TI_flag=flag; always @(posedge clk or negedge rst ) begin if(!rst) begin count<=0; flag<=0; #3 flag<=1; //这里线网不能进行赋值 end else if(count<(Ttime-1)&!TI_flag) begin count<=count+1'b1; end else begin count<=32'b0; #3 flag<=0; flag<=1; //定时溢出,标志位置1,定时完成,灭掉LED end end endmodule

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Verilog中非阻塞赋值会使数据延时一个clock的疑惑?

``` `timescale 1ns/1ps module freq (); reg clk_250 = 1'b0 ; reg rst = 1'b1 ; reg [6 : 0] cnt = 7'd0 ; reg valid = 1'b0 ; reg [2 : 0] valid_cnt = 3'd0 ; parameter PERIOD_250 = 4 ; //产生250MHZ时钟 initial begin clk_250 = 0; forever #(PERIOD_250/2) clk_250 = ~clk_250; end initial begin #8 rst = 1'b0 ; end always @ ( posedge clk_250 ) begin if( rst == 1) cnt <= 8'b0000_0000 ; else begin if( cnt == 8'd100 ) cnt <= 8'd1 ; else cnt <= cnt + 8'b1; end end always @ ( posedge clk_250 ) begin if( rst == 1'b1 ) valid_cnt <= 3'd0 ; else begin if( valid_cnt == 3'd6) valid_cnt <= 3'd1; else valid_cnt <= valid_cnt + 3'd1; end end always @ ( posedge clk_250 ) begin if( rst == 1) valid <= 1'b0 ; else begin if( valid_cnt == 1) valid <= 1'd1; else valid <= 1'd0; end end endmodule ``` 上面代码想实现的是1到100的数据进行循环。并且有一个valid信号标志有效位,每6个数据有一个valid信号。下面是我用modelsim仿真得到的仿真图。![图片说明](https://img-ask.csdn.net/upload/201705/21/1495381056_762071.png) 自己认为的仿真图应该是下面这样。![图片说明](https://img-ask.csdn.net/upload/201705/21/1495381097_699379.png) 非阻塞赋值的结果要在下一个clock的上升沿才能得出。也就是需要延迟一个clock。仿真图里面感觉就有点自相矛盾。在生成cnt信号和valid-cnt 信号时直接在当前的clock就产生数据。然而产生valid信号时却是在下一个时钟产生的。 自己接触verilog时间不常工作需要,所以必须要把这个点弄会。总结上面的问题,其实就一个,非阻塞赋值会使得到的数据延时一个clock吗?如果是如何解释cnt和valid-cnt信号的生成。如果不延时一个clock那么valid信号为什么在下一clock才得出结果。希望能够得到专业的回答!!!毕竟我写了这么多又做了这么多的工作。

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我刚刚学verilog 这是我的代码 现在只是实现现实分秒 怎么改才能加入一个秒表 module clock_1(clk,Clear,s1,s2,m1,m2,EN1,EN2,EN3); input clk,Clear,EN1,EN2,EN3; output reg [3:0] s1,s2,m1,m2; reg [25:0]count; reg carry,second_01s; initial count=26'b0; // 每秒产生一个脉冲 always@(posedge clk) begin begin if (count==27000000) count<=26'b0; else count<=count+1; end begin if(count==27000000) second_01s <=1; else second_01s <=0; end end //秒 always@(posedge second_01s or negedge Clear ) begin if (!Clear) begin s1<=0; s2<=0; carry=0; end //1s else if(EN2) begin carry=0; s1[3:0]<=s1[3:0]+1; if(s1[3:0]==9) begin s1[3:0] <= 0; s2[3:0] <= s2[3:0]+1; if (s2[3:0]==5) begin s2[3:0]<=0; carry<=1; end end end end //分 always@(posedge carry or negedge Clear) begin if (!Clear) begin m1<=0; m2<=0; end else if (EN2) begin m1[3:0]<=m1[3:0]+1; if(m1[3:0]==9) begin m1[3:0] <= 0; m2[3:0] <= m2[3:0]+1; if (m2[3:0]==5) begin m2[3:0]<=0; end end end en endmodule

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最近刚上手数字电路实验,很多地方都不懂,实验课要求做出数码管静态显示计数器。自己写了一段代码也没报错,但是上basys3板子就行不通。 总体思路如下: 1: 计数模块 ``` module cnt( input clk1, output reg[3:0] cnt ); reg [27:0] times; initial times = 28'b0; always@(posedge clk1) begin if(times == 5000000) begin times = 28'b0; cnt = cnt + 4'b1; end else times = times + 28'b1; end endmodule ``` #####2: 数码管显示模块 ``` module seg( input clk2, input [3:0] cnt, output[6:0] seg ); reg [6:0] r_seg; assign seg = r_seg; always @(*) begin case(cnt) 4'b0000: r_seg = 7'b1111110; 4'b0001: r_seg = 7'b0000110; 4'b0010: r_seg = 7'b1101101; 4'b0011: r_seg = 7'b1111001; 4'b0100: r_seg = 7'b0110011; 4'b0101: r_seg = 7'b1011011; 4'b0110: r_seg = 7'b1011111; 4'b0111: r_seg = 7'b1110000; 4'b1000: r_seg = 7'b1111111; 4'b1001: r_seg = 7'b1111011; 4'b1010: r_seg = 7'b1110111; 4'b1011: r_seg = 7'b0011111; 4'b1100: r_seg = 7'b1001110; 4'b1101: r_seg = 7'b0111101; 4'b1110: r_seg = 7'b1001111; 4'b1111: r_seg = 7'b1000111; default: r_seg = 7'b1111111; endcase end endmodule ``` 3:主调用模块 ``` module top( input clk_in1, output [6:0] seg_display ); wire r_cnt; wire clk1_cnt; wire clk2_seg; clk_wiz_0 instance_name ( // Clock out ports .clk_out1(clk1_cnt), // output clk_out1 .clk_out2(clk2_seg), // output clk_out2 .clk_in1(clk_in1) ); // input clk_in1 cnt instance_cnt( .cnt(r_cnt), .clk1(clk1_cnt) ); seg instance_seg( .seg(seg_display), .cnt(r_cnt), .clk2(clk2_seg) ); endmodule ``` 现在主要由以下问题: 1. 我上板之后发现有跳动,但一直都是 E(且七个段颜色不一) 2. 如果要加使能信号,是4个数码管中只有一个 在跳动,那我应该把它放在主文件中当作输入吗?还是在seg这个module中呢? 如果能被解答就太感谢了 !因为被学校强制要求上这个课我也很无奈,自己啥也不会 ,还在学习中。。 PS 标签实在是在不到verilog,好尴尬。。。随便贴了一个,见谅。。

verilog顶层文件出现了问题

module Count (rst_n,clk,outh); input rst_n,clk; output [3:0] outh; reg [2:0] out2; reg [3:0] pout; always@(posedge clk or negedge rst_n) begin if (!rst_n) begin out2 <= 0; end else begin out2 <= out2+1; end end always@(posedge clk) begin case(out2) 4'b000:pout<=4'd0; 4'b001:pout<=4'd1; 4'b010:pout<=4'd2; 4'b011:pout<=4'd3; 4'b100:pout<=4'd4; 4'b101:pout<=4'd5; 4'b110:pout<=4'd6; 4'b111:pout<=4'd7; default:pout<=4'd0; endcase end assign outh=pout; endmodule 这个是计数器模块单独仿真没问题![图片说明](https://img-ask.csdn.net/upload/201605/13/1463139358_735750.png) 我把它放到顶层里 ![图片说明](https://img-ask.csdn.net/upload/201605/13/1463139643_748735.png) 输入输出没边 仿真就出现问题了![图片说明](https://img-ask.csdn.net/upload/201605/13/1463139392_629602.png) 求解释(DetecDdge模块单独仿真和放到顶层仿真都没问题)

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下面是我下载的代码,采用FPGA的4*4键盘输入 。 我的板子是24M时钟,所以输入clk应该是24M吗?但是我仿真的时候col输出没有达到扫描的效果,不知道为什么?而且我想共阳极用四位数码管动态显示或者两位静态数码管显示,应该怎么改呢?大一生刚接触verilog,不是太懂,而且急用,望指教!谢谢! module jisuanqi(clk, reset,row, col, seg_com, seg_data); input clk; input reset; input [3:0] row; output [3:0] col; output [7:0] seg_data; output [7:0] seg_com; reg [7:0]outdata; reg [7:0]datain[7:0]; reg [7:0]seg_com; reg [7:0]seg_data; reg [7:0]bcd_led; reg [31:0] count1; reg CLK_DIV; reg [31:0]DCLK_DIV; reg [7:0]key_temp; reg [3:0] col; reg [3:0] data; //按键值编码 reg [5:0] count;//delay_20ms reg [2:0] state; // reg key_flag; // reg clk_500khz; //500KH reg [3:0] col_reg; // reg [3:0] row_reg; // reg [7:0] buff,temp,mid; reg [3:0] num1,num2; reg [3:0] res; reg [3:0] op,buff_reg; reg [3:0] btemp; reg flag_neg,eoc; parameter add=4'b1010,sub=4'b1011,mult=4'b1100,div=4'b1101; integer i; always @(posedge clk or negedge reset) if(!reset) begin clk_500khz<=0; count<=0; end else begin if(count>=50) begin clk_500khz<=~clk_500khz;count<=0;end else count<=count+1; end always @(posedge clk_500khz or negedge reset) if(!reset) begin col<=4'b0000;state<=0;end else begin case (state) 0: begin col[3:0]<=4'b0000; key_flag<=1'b0; if(row[3:0]!=4'b1111) begin state<=1;col[3:0]<=4'b1110;end // else state<=0; end 1: begin if(row[3:0]!=4'b1111) begin state<=5;end else begin state<=2;col[3:0]<=4'b1101;end end 2: begin if(row[3:0]!=4'b1111) begin state<=5;end // else begin state<=3;col[3:0]<=4'b1011;end // end 3: begin if(row[3:0]!=4'b1111) begin state<=5;end // else begin state<=4;col[3:0]<=4'b0111;end // end 4: begin if(row[3:0]!=4'b1111) begin state<=5;end // else state<=0; end 5: begin if(row[3:0]!=4'b1111) begin col_reg<=col; // row_reg<=row; // state<=5; key_flag<=1'b1; // end else begin state<=0;end end endcase end always @(clk_500khz or col_reg or row_reg) begin if(key_flag == 1'b1) begin case ({row_reg,col_reg}) 8'b1110_1110:data<=4'b0000;//0 8'b1110_1101:data<=4'b0001;//1 8'b1110_1011:data<=4'b0010;//2 8'b1110_0111:data<=4'b0011;//3 8'b1101_1110:data<=4'b0100;//4 8'b1101_1101:data<=4'b0101;//5 8'b1101_1011:data<=4'b0110;//6 8'b1101_0111:data<=4'b0111;//7 8'b1011_1110:data<=4'b1000;//8 8'b1011_1101:data<=4'b1001;//9 8'b1011_1011:data<=4'b1010;//10 '+' 8'b1011_0111:data<=4'b1011;//11 '-' 8'b0111_1110:data<=4'b1100;//12 '*' 8'b0111_1101:data<=4'b1101;//13 '/' 8'b0111_1011:data<=4'b1110;//14 '=' 8'b0111_0111:data<=4'b1111;//15fuwei endcase end end //caculator part always@(posedge clk) begin if(data == 4'b1111) begin buff=0;op=0;eoc=0;num1=0;num2=0;temp=0;mid=0;end else begin if(data!=4'b1110) begin if((data>=4'b0000)&&(data<=4'b1001)) begin buff={4'b0000,data};end else if((data>=4'b1010)&&(data<=4'b1110)) begin op=data;num1=buff[3:0];end end else begin if(eoc==0) begin num2=buff[3:0]; case(op) add: begin buff=num1+num2; /*if(buff>8'b00001001) begin mid=buff; temp=8'b00000000; for(i=1;i<=7;i=i+1) begin {temp,mid}={temp[6:0],mid,1'b0}; if(temp[3:0]>4'b0100) begin temp[3:0]=temp[3:0]+4'b0011;end if(temp[7:4]>4'b0100) begin temp[7:4]=temp[7:4]+4'b0011;end {buff_reg,res}={temp[6:0],buff[0]}; end buff={buff_reg,res}; end*/ eoc=1; end //add end sub: begin /*if(num1>num2) begin buff_reg=num1+((~num2)+4'b0001); buff={4'b0000,buff_reg}; flag_neg=1'b0; end else begin buff_reg=num2+((~num1)+4'b0001); buff={4'b0000,buff_reg}; flag_neg=1'b1; end if(flag_neg==1) buff[7:4]=4'b1111;*/ buff=num1-num2; flag_neg=1'b0; if(buff>200) begin buff=256-buff; //buff[7:4]=4'b1111; flag_neg=1'b1; end eoc=1; end mult: begin buff=num1*num2; eoc=1; end div: begin if(num2==4'b0000) buff=0; else begin buff_reg=num1; res=0; for(i=0;i<9;i=i+1) begin if(buff_reg>=num2) begin res=res+1; buff_reg=buff_reg-num2; end else buff={buff_reg,res}; end eoc=1; end end endcase end end end end parameter CLK_FREQ = 'D50_000_000;//50MHZ parameter DCLK_FREQ = 'D10;//AD_CLK 10/2HZ always @(posedge clk) if(DCLK_DIV < (CLK_FREQ / DCLK_FREQ)) // CLK_FREQ/DCLK_FREQ=5_000_000 DCLK_DIV <= DCLK_DIV+1'b1; // 10Hz else begin DCLK_DIV <= 0; CLK_DIV <= ~CLK_DIV; //5Hz end //display part always @(negedge reset or negedge CLK_DIV ) begin key_temp <= buff; if(!reset) begin datain[0]<=8'b00000000; datain[1]<=8'b00000000; datain[2]<=8'b00000000; datain[3]<=8'b00000000; datain[4]<=8'b00000000; datain[5]<=8'b00000000; datain[6]<=8'b00000000; datain[7]<=8'b00000000; end else begin datain[0]<=key_temp%10; datain[1]<=key_temp/10%10; datain[2]<=key_temp/100%10; datain[3]<=key_temp/1000%10; end end always @(posedge clk) begin count1=count1+1; //32bit end always @(count1[14:12]) //scan LED *8, 50M/2^12=12k begin case(count1[14:12]) 3'b000: begin bcd_led = datain[0]; seg_com = 8'b00000001; end 3'b001: begin bcd_led=datain[1]; seg_com=8'b00000010; end 3'b010: begin bcd_led=datain[2]; seg_com=8'b00000100; end 3'b011: begin bcd_led=datain[3]; seg_com=8'b00001000; end 3'b100: begin bcd_led=datain[4]; seg_com=8'b00010000; end 3'b101: begin bcd_led=datain[5]; seg_com=8'b00100000; end 3'b110: begin bcd_led=datain[6]; seg_com=8'b01000000; end 3'b111: begin bcd_led=datain[7]; seg_com=8'b10000000; end endcase end always @(seg_com or bcd_led) //write code to LED begin case(bcd_led[3:0]) //display 0,1,2,.....9 4'h0:seg_data=8'hc0; //hgfedcba = 1100_0000 4'h1:seg_data=8'hf9; //hgfedcba = 1111_1001 4'h2:seg_data=8'ha4; 4'h3:seg_data=8'hb0; 4'h4:seg_data=8'h99; 4'h5:seg_data=8'h92; 4'h6:seg_data=8'h82; 4'h7:seg_data=8'hf8; 4'h8:seg_data=8'h80; 4'h9:seg_data=8'h90; 4'ha:seg_data=8'h88; 4'hb:seg_data=8'h83; 4'hc:seg_data=8'hc6; 4'hd:seg_data=8'ha1; 4'he:seg_data=8'h86; 4'hf:seg_data=8'h8e; endcase end endmodule

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一些资料都是任意波形产生需要用到ROM及滤波,我想要一个不用ROM和滤波模块的只产生方波的采用DDS产生方波的verilog代码

用VerilogHDL 写一个A算术逻辑运算器ALU

算术逻辑运算单元 ALU 是计算机组成中不可缺少的部件,CPU 指令系统中运算类指令都由 ALU 来支持。 要求设计一个具有 3 种算术运算和 3种逻辑运算的 8 位 ALU,完成它的上板验证。 主要就是代码的问题 没学过Verilog 不知道要咋写这个东西

verilog代码错误提示一个模块不能被重复声明

module signal_light(clk,rst,count,light1,light2); input clk,rst; input [5:0] count; output light1,light2; reg[2:0] light1,light2; reg[2:0]state; parameter Idle=3'b000, S1=3'b001, S2=3'b010, S3=3'b011, S4=3'b100; always@(posedge clk) begin if(!rst) begin state<=Idle; light1<=3'b100; light2<=3'b001; end else case(state) Idle: if(rst) begin state<=S1; light1<=3'b100; light2<=3'b001; end S1: if(count=='d25) begin state<=S2; light1<=3'b100; light2<=3'b010; end S2: if(count=='d30) begin state<=S3; light1<=3'b001; light2<=3'b100; end S3: if(count=='d55) begin state<=S4; light1<=3'b010; light2<=3'b100; end S4: if(count=='d60) begin state<=S1; light1<=3'b100; light2<=3'b001; end default:state<=Idle; endcase end endmodule module counter(clk,rst,count); output count; input clk,rst; reg[5:0] count; always@(posedge clk or negedge rst) begin if(!rst) count<='d0; else if(count<'d60) count<=count+1; else count<='d1; end endmodule module signal_light_top(count,clk,rst,light1,light2); input clk,rst; output[2:0] light1,light2; output[5:0]count; wire[5:0] count; counter u2(clk,rst,count); signal_light u1(clk,rst,count,light1,light2); endmodule 错误为Error (10228): Verilog HDL error at signal_light_top.v(3): module "signal_light" cannot be declared more than once

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程序员在一个周末的时间,得了重病,差点当场去世,还好及时挽救回来了。

技术大佬:我去,你写的 switch 语句也太老土了吧

昨天早上通过远程的方式 review 了两名新来同事的代码,大部分代码都写得很漂亮,严谨的同时注释也很到位,这令我非常满意。但当我看到他们当中有一个人写的 switch 语句时,还是忍不住破口大骂:“我擦,小王,你丫写的 switch 语句也太老土了吧!” 来看看小王写的代码吧,看完不要骂我装逼啊。 private static String createPlayer(PlayerTypes p...

和黑客斗争的 6 天!

互联网公司工作,很难避免不和黑客们打交道,我呆过的两家互联网公司,几乎每月每天每分钟都有黑客在公司网站上扫描。有的是寻找 Sql 注入的缺口,有的是寻找线上服务器可能存在的漏洞,大部分都...

点沙成金:英特尔芯片制造全过程揭密

“亚马逊丛林里的蝴蝶扇动几下翅膀就可能引起两周后美国德州的一次飓风……” 这句人人皆知的话最初用来描述非线性系统中微小参数的变化所引起的系统极大变化。 而在更长的时间尺度内,我们所生活的这个世界就是这样一个异常复杂的非线性系统…… 水泥、穹顶、透视——关于时间与技艺的蝴蝶效应 公元前3000年,古埃及人将尼罗河中挖出的泥浆与纳特龙盐湖中的矿物盐混合,再掺入煅烧石灰石制成的石灰,由此得来了人...

讲一个程序员如何副业月赚三万的真实故事

loonggg读完需要3分钟速读仅需 1 分钟大家好,我是你们的校长。我之前讲过,这年头,只要肯动脑,肯行动,程序员凭借自己的技术,赚钱的方式还是有很多种的。仅仅靠在公司出卖自己的劳动时...

上班一个月,后悔当初着急入职的选择了

最近有个老铁,告诉我说,上班一个月,后悔当初着急入职现在公司了。他之前在美图做手机研发,今年美图那边今年也有一波组织优化调整,他是其中一个,在协商离职后,当时捉急找工作上班,因为有房贷供着,不能没有收入来源。所以匆忙选了一家公司,实际上是一个大型外包公司,主要派遣给其他手机厂商做外包项目。**当时承诺待遇还不错,所以就立马入职去上班了。但是后面入职后,发现薪酬待遇这块并不是HR所说那样,那个HR自...

女程序员,为什么比男程序员少???

昨天看到一档综艺节目,讨论了两个话题:(1)中国学生的数学成绩,平均下来看,会比国外好?为什么?(2)男生的数学成绩,平均下来看,会比女生好?为什么?同时,我又联想到了一个技术圈经常讨...

副业收入是我做程序媛的3倍,工作外的B面人生是怎样的?

提到“程序员”,多数人脑海里首先想到的大约是:为人木讷、薪水超高、工作枯燥…… 然而,当离开工作岗位,撕去层层标签,脱下“程序员”这身外套,有的人生动又有趣,马上展现出了完全不同的A/B面人生! 不论是简单的爱好,还是正经的副业,他们都干得同样出色。偶尔,还能和程序员的特质结合,产生奇妙的“化学反应”。 @Charlotte:平日素颜示人,周末美妆博主 大家都以为程序媛也个个不修边幅,但我们也许...

MySQL数据库面试题(2020最新版)

文章目录数据库基础知识为什么要使用数据库什么是SQL?什么是MySQL?数据库三大范式是什么mysql有关权限的表都有哪几个MySQL的binlog有有几种录入格式?分别有什么区别?数据类型mysql有哪些数据类型引擎MySQL存储引擎MyISAM与InnoDB区别MyISAM索引与InnoDB索引的区别?InnoDB引擎的4大特性存储引擎选择索引什么是索引?索引有哪些优缺点?索引使用场景(重点)...

如果你是老板,你会不会踢了这样的员工?

有个好朋友ZS,是技术总监,昨天问我:“有一个老下属,跟了我很多年,做事勤勤恳恳,主动性也很好。但随着公司的发展,他的进步速度,跟不上团队的步伐了,有点...

我入职阿里后,才知道原来简历这么写

私下里,有不少读者问我:“二哥,如何才能写出一份专业的技术简历呢?我总感觉自己写的简历太烂了,所以投了无数份,都石沉大海了。”说实话,我自己好多年没有写过简历了,但我认识的一个同行,他在阿里,给我说了一些他当年写简历的方法论,我感觉太牛逼了,实在是忍不住,就分享了出来,希望能够帮助到你。 01、简历的本质 作为简历的撰写者,你必须要搞清楚一点,简历的本质是什么,它就是为了来销售你的价值主张的。往深...

我说我不会算法,阿里把我挂了。

不说了,字节跳动也反手把我挂了。

优雅的替换if-else语句

场景 日常开发,if-else语句写的不少吧??当逻辑分支非常多的时候,if-else套了一层又一层,虽然业务功能倒是实现了,但是看起来是真的很不优雅,尤其是对于我这种有强迫症的程序"猿",看到这么多if-else,脑袋瓜子就嗡嗡的,总想着解锁新姿势:干掉过多的if-else!!!本文将介绍三板斧手段: 优先判断条件,条件不满足的,逻辑及时中断返回; 采用策略模式+工厂模式; 结合注解,锦...

离职半年了,老东家又发 offer,回不回?

有小伙伴问松哥这个问题,他在上海某公司,在离职了几个月后,前公司的领导联系到他,希望他能够返聘回去,他很纠结要不要回去? 俗话说好马不吃回头草,但是这个小伙伴既然感到纠结了,我觉得至少说明了两个问题:1.曾经的公司还不错;2.现在的日子也不是很如意。否则应该就不会纠结了。 老实说,松哥之前也有过类似的经历,今天就来和小伙伴们聊聊回头草到底吃不吃。 首先一个基本观点,就是离职了也没必要和老东家弄的苦...

为什么你不想学习?只想玩?人是如何一步一步废掉的

不知道是不是只有我这样子,还是你们也有过类似的经历。 上学的时候总有很多光辉历史,学年名列前茅,或者单科目大佬,但是虽然慢慢地长大了,你开始懈怠了,开始废掉了。。。 什么?你说不知道具体的情况是怎么样的? 我来告诉你: 你常常潜意识里或者心理觉得,自己真正的生活或者奋斗还没有开始。总是幻想着自己还拥有大把时间,还有无限的可能,自己还能逆风翻盘,只不是自己还没开始罢了,自己以后肯定会变得特别厉害...

男生更看重女生的身材脸蛋,还是思想?

往往,我们看不进去大段大段的逻辑。深刻的哲理,往往短而精悍,一阵见血。问:产品经理挺漂亮的,有点心动,但不知道合不合得来。男生更看重女生的身材脸蛋,还是...

为什么程序员做外包会被瞧不起?

二哥,有个事想询问下您的意见,您觉得应届生值得去外包吗?公司虽然挺大的,中xx,但待遇感觉挺低,马上要报到,挺纠结的。

当HR压你价,说你只值7K,你该怎么回答?

当HR压你价,说你只值7K时,你可以流畅地回答,记住,是流畅,不能犹豫。 礼貌地说:“7K是吗?了解了。嗯~其实我对贵司的面试官印象很好。只不过,现在我的手头上已经有一份11K的offer。来面试,主要也是自己对贵司挺有兴趣的,所以过来看看……”(未完) 这段话主要是陪HR互诈的同时,从公司兴趣,公司职员印象上,都给予对方正面的肯定,既能提升HR的好感度,又能让谈判气氛融洽,为后面的发挥留足空间。...

面试:第十六章:Java中级开发(16k)

HashMap底层实现原理,红黑树,B+树,B树的结构原理 Spring的AOP和IOC是什么?它们常见的使用场景有哪些?Spring事务,事务的属性,传播行为,数据库隔离级别 Spring和SpringMVC,MyBatis以及SpringBoot的注解分别有哪些?SpringMVC的工作原理,SpringBoot框架的优点,MyBatis框架的优点 SpringCould组件有哪些,他们...

面试阿里p7,被按在地上摩擦,鬼知道我经历了什么?

面试阿里p7被问到的问题(当时我只知道第一个):@Conditional是做什么的?@Conditional多个条件是什么逻辑关系?条件判断在什么时候执...

你打算用Java 8一辈子都不打算升级到Java 14,真香

我们程序员应该抱着尝鲜、猎奇的心态,否则就容易固步自封,技术停滞不前。

无代码时代来临,程序员如何保住饭碗?

编程语言层出不穷,从最初的机器语言到如今2500种以上的高级语言,程序员们大呼“学到头秃”。程序员一边面临编程语言不断推陈出新,一边面临由于许多代码已存在,程序员编写新应用程序时存在重复“搬砖”的现象。 无代码/低代码编程应运而生。无代码/低代码是一种创建应用的方法,它可以让开发者使用最少的编码知识来快速开发应用程序。开发者通过图形界面中,可视化建模来组装和配置应用程序。这样一来,开发者直...

面试了一个 31 岁程序员,让我有所触动,30岁以上的程序员该何去何从?

最近面试了一个31岁8年经验的程序猿,让我有点感慨,大龄程序猿该何去何从。

大三实习生,字节跳动面经分享,已拿Offer

说实话,自己的算法,我一个不会,太难了吧

程序员垃圾简历长什么样?

已经连续五年参加大厂校招、社招的技术面试工作,简历看的不下于万份 这篇文章会用实例告诉你,什么是差的程序员简历! 疫情快要结束了,各个公司也都开始春招了,作为即将红遍大江南北的新晋UP主,那当然要为小伙伴们做点事(手动狗头)。 就在公众号里公开征简历,义务帮大家看,并一一点评。《启舰:春招在即,义务帮大家看看简历吧》 一石激起千层浪,三天收到两百多封简历。 花光了两个星期的所有空闲时...

《经典算法案例》01-08:如何使用质数设计扫雷(Minesweeper)游戏

我们都玩过Windows操作系统中的经典游戏扫雷(Minesweeper),如果把质数当作一颗雷,那么,表格中红色的数字哪些是雷(质数)?您能找出多少个呢?文中用列表的方式罗列了10000以内的自然数、质数(素数),6的倍数等,方便大家观察质数的分布规律及特性,以便对算法求解有指导意义。另外,判断质数是初学算法,理解算法重要性的一个非常好的案例。

《Oracle Java SE编程自学与面试指南》最佳学习路线图(2020最新版)

正确选择比瞎努力更重要!

一文带你入门Java Stream流,太强了

两个星期以前,就有读者强烈要求我写一篇 Java Stream 流的文章,我说市面上不是已经有很多了吗,结果你猜他怎么说:“就想看你写的啊!”你看你看,多么苍白的喜欢啊。那就“勉为其难”写一篇吧,嘻嘻。 单从“Stream”这个单词上来看,它似乎和 java.io 包下的 InputStream 和 OutputStream 有些关系。实际上呢,没毛关系。Java 8 新增的 Stream 是为...

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