束飞羽 2019-05-09 22:57 采纳率: 0%
浏览 677

关于vivado的fir核系数重载问题，重载系数的阶数能否和建核时导入的滤波器阶数不一致？

是这样的，假如建核时我导入了一个coe文件，滤波器系数是50阶，那我在reload coefficient时，可以重载一组不等于50阶的系数吗？谢谢各位大佬了！

  • 写回答

2条回答 默认 最新

  • qq_41620003 2019-06-02 22:12
    关注

    这个问题卡了我半个月了 不会系数重载哇 网上找不到资料

    评论

报告相同问题？

  • VIVADOIP核找不到打不开，找不到解决办法 fpga开发
    2021-12-25 15:02
    回答 1 已采纳 我之前也遇到过这个问题，通过这个解决了，你可以借鉴一下。https://support.xilinx.com/s/question/0D52E00006hpp7v/dputrd%E7%BC%96%E8
  • vivado 自定义axi4核寄存器问题 fpga开发
    2022-05-17 15:53
    回答 2 已采纳 要学会贴代码别贴图，要贴全。我们回答问题的时候能通过复制粘贴你的代码方便解答你的问题。你第2张小图上有个 for这个for 将 ram 例化了多次，相当于多个8位的并联，没猜错的话应该是for 4 次
  • vivado pcie ip核工程搭建 fpga开发
    2022-05-12 16:52
    回答 1 已采纳 思路可行，不过myip 模块最好再与pcie之间加个中断信号。myip收到数据后通过中断告诉pcie的主机通过pcie读取数据。我写的一些文章，是关于pcie读写can的，你可以看下，希望能给你有些启
  • XILINX FIR IP核系数重载功能的学习以及测试
    2024-09-26 10:55
    爱学习的张哥的博客 使用vivado的fir ip核进行低通滤波，并使用系数重载功能，调制滤波器的工作系数
  • 使用vivado dds ip核产生10MhZ的sin与cos 波形有错。 fpga开发 硬件工程
    2022-05-31 12:17
    回答 1 已采纳 你看下你的激励文件，时钟的频率被你整错了，看波形文件，你整成20ns 50MHz 的时钟了。看你的IP设置是需要100MHz 时钟的。
  • 关于Vivado程序无法生成比特流问题 fpga开发
    2023-03-20 15:17
    回答 1 已采纳 该回答引用GPTᴼᴾᴱᴺᴬᴵ这个问题可能是由于布线过程中出现了时序限制冲突导致的，具体可以参考以下步骤进行排查： 确认设计约束文件（XDC文件）是否正确设置，包括时钟约束、时序约束等。可以尝试重新生成
  • vivado 出现ip 核被锁定 （运行upgrade_ip 也无效） fpga开发
    2022-05-30 16:46
    回答 2 已采纳 已解决Open Block Design, 在tcl console输入下面这个命令后回车：set_property LOCK_UPGRADE false [get_bd_cells <IP名
  • FIR滤波器系数重载
    2021-09-18 20:29
    是偶数啊的博客 有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学...
  • vivado生成的固件逻辑与代码不一致 fpga开发
    2022-11-25 13:25
    回答 2 已采纳 fpga 在综合后会优化代码，这个优化可能会影响你代码的逻辑，会优化掉你的一些逻辑。在加入ila时，一些原本优化掉的信号或逻辑，由于信号中加入了ila ，这些优化会放弃，加了ila 反而使功能正常了。
  • vivado xDMA(PCIe)核数据传输原理解析（双口ram） fpga开发
    2022-05-17 17:02
    回答 1 已采纳 要学会贴代码别贴图，要贴全，很多你忽略的没贴出来的代码往往是问题的关键。
  • 低版本vivado打开高版本工程，ip核被锁 fpga开发
    2021-11-05 15:47
    回答 1 已采纳 高版本 vivado 能打开低版本的工程是正常的。反过来，就不行。大多数的工具软件这么操作都不行的。如果你非要这么操作，在 IP 不是被加密的状态下，手动在高版本的 vivado 下把该 IP 导出来
  • Vivado Fir Ip核动态更改滤波器系数
    2020-05-31 18:52
    FPGA_Linuxer的博客 有时在设计过程中，可能需要不同的滤波效果，如果采样率一样的情况下，我们有两种方式进行...我这里设计了3个99阶的FIR滤波器，我们只需要将系数叠加再一起就行，例如： radix = 16; coefdata = ffa6, 0004, 00ae, 0169
  • PYNQ矩阵乘法IP核不能重复调用 fpga开发
    2021-12-19 17:47
    回答 2 已采纳 https://blog.csdn.net/qq_42334072/article/details/106769534可以看一下这个链接最后的代码修正，加上了LAST信号，应该可以重复发送
  • Vivado Fir Ip核动态更改滤波器系数的两种方法
    2020-08-16 16:26
    长弓的坚持的博客 第二种动态更改滤波器系数的方法： 如果只是少数的几种参数切换，我们可以换种方式，就是通过不同的参数都加载在coe中，最好每种系数个数是一样的，例如我这选取了3种： ** 我这里设计了3个99阶的FIR滤波器，我们...
  • Vivado FIR滤波器IP核实现
    2020-02-10 17:46
    keilzc的博客 版权声明：本文为CSDN博主「FPGADesigner」的原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接及本声明。...1.“FPGA数字信号处理（二）并行FIR滤波器Verilog设计” https://blog.csdn.net/fpgade...
  • FIR 高级应用 FIR Reload 在线重新载入系数的使用
    2022-06-21 14:18
    FIR 高级应用 FIR Reload 在线重新载入系数的使用 https://blog.csdn.net/qq_46621272/article/details/125348908 文章有该代码详细说明 https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用...
  • FIR滤波器设计（2）——Vivado调用IP核设计FIR滤波器
    2022-07-22 09:04
    qq_46475176的博客 在上一讲中设置matlab滤波器参数时是32MHz采样频率，所以此处选择输入采样时钟为32MHz，为了方便起见，此处设置系统时钟为32MHz（实际工作中系统时钟不是这个频率的，可以通过PLL等获得...2处设置滤波器系数的格式，...
  • Vivado FIR core修改系数
    2016-12-10 18:22
    小胖子果果的博客 我一开始也是这么理解的，这个让我在读Vivado提供的FIR compiler的文档时犯了极大错误。我有一个module需要在运行的过程根据输入信号来调整系数。我的第一反应就是系数重载。所以，我在看完IP core的基本输入输出...
  • FPGA数字信号处理（五）Vivado FIR IP核实现
    2018-06-08 12:04
    FPGADesigner的博客 本文将在前三篇的基础上，继续介绍在Vivado开发环境下使用Xilinx提供的FIR IP核进行FIR滤波器的设计。 1.“FPGA数字信号处理（二）并行FIR滤波器Verilog设计” ...
  • 没有解决我的问题, 去提问

悬赏问题

  • ¥15 任意一个散点图自己下载其js脚本文件并做成独立的案例页面，不要作在线的，要离线状态。
  • ¥15 各位 帮我看看如何写代码，打出来的图形要和如下图呈现的一样，急
  • ¥30 c#打开word开启修订并实时显示批注
  • ¥15 如何解决ldsc的这条报错/index error
  • ¥15 VS2022+WDK驱动开发环境
  • ¥30 关于#java#的问题，请各位专家解答！
  • ¥30 vue+element根据数据循环生成多个table，如何实现最后一列 平均分合并
  • ¥20 pcf8563时钟芯片不启振
  • ¥20 pip2.40更新pip2.43时报错
  • ¥15 换yum源但仍然用不了httpd