报错内容
Error (10170): Verilog HDL syntax error at decoder38.v(8) near text "'1"; expecting ";"
Error (10112): Ignored design unit "decoder38" at decoder38.v(1) due to previous errors
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module decoder38(A,B,C,G1,G2,Y);
input A,B,C,G1,G2; //3位二进制编码输入端，按键按下为0，C为最高位；2个使能输入端，G1=1且G2=0实现编码，否则输出全1
output [7:0]Y; //8位编码输出端，接LED8-LED1,输出0为亮
reg [7:0]Y;
always@(A or B or C or G1 or G2) //电平触发——组合逻辑特征
begin
if(G1==0) Y=8'b11111111; //如果G1为0，则Y输出为11111111
else if (G2==1) Y=8'11111111; //如果G2为1，则Y输出为11111111
else
case({C,B,A}) //判断输入值，并据此给Y赋值
3'b000:Y[7:0]=8'b11111110;
3'b001:Y[7:0]=8'b11111101;
3'b010:Y[7:0]=8'b11111011;
3'b011:Y[7:0]=8'b11110111;
3'b100:Y[7:0]=8'b11101111;
3'b101:Y[7:0]=8'b11011111;
3'b110:Y[7:0]=8'b10111111;
3'b111:Y[7:0]=8'b01111111;
endcase
end
endmodule
