HDbits题库
收起
当前问题酬金
¥ 0 (可追加 ¥500)
支付方式
扫码支付
支付金额 15 元
提供问题酬金的用户不参与问题酬金结算和分配
支付即为同意 《付费问题酬金结算规则》
图上最右侧是个或非门,不需要时钟,就不能在 always@(posedge clk) 中。而且,z 是模块管脚输出,缺省定义是 wire 类型。不能在 always 中赋值。(always 中只能对reg类型赋值)必须在assign中赋值。
报告相同问题?