Neal_cafery 2023-07-07 23:31 采纳率: 0%
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在用modelsim仿真时出现的问题

在写test bench时候出现这个报错，一般是因为什么造成的

Error (10839): Verilog HDL error at key_led_top_tb.v(3): declaring global objects is a SystemVerilog feature

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  • 垄断的5心 2023-07-08 07:36
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    没啥问题我看着，应该像你的问题么设置好的

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  • 创建了问题 7月7日

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