刚开始学，对着视频打的程序，不知道为什么这个地方会报错，而且每个程序都是这个地方，好像叫模块调用
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- 2022-11-24 11:42回答 1 已采纳 仿真是帮你了解发现代码中的错误一些简单的代码可能不需要仿真当一个稍微复杂一点的代码，在写代码的过程中不出错是小概率事件，出错是正常的。我们在进行仿真时能查看我们代码中的所有信号的变化。这对我们找BUG
- 2022-03-29 21:58回答 2 已采纳 代码没问题能仿真，可能是仿真软件安装设置问题led 输出非常窄的脉冲，仿真能看见，实际在板子上 LED 几乎不亮。需要改
- 2022-10-18 23:17回答 2 已采纳 用两级 FIFO 最简单一级FIFO 写32位，读 4 位(最大8:1)二级FIFO 写4位，读 1 位
- 2024-09-29 11:18门外的兔子的博客 使用 Quartus Prime 仿真时出现Error (199014): Vector source file D:/Ktim_Document/Program_WorkSpace/FPGA_Program/Project/Waveform.vwf specified with --testbench_vector_input_file option ...报错解决方法
- 2023-03-19 14:06回答 2 已采纳 你这相当于一个周期循环一次，而你的tb给的num+1是每个周期+1，这样还没来得及循环，num就变了，自然always没循环起来楼上将你的num的时间拖得足够长，这样always块自然就跑起来了，有循
- 2021-12-05 23:51回答 2 已采纳 case({sr9,sr8,sr7,sr6,sr5,sr4,sr3,sr2,sr1,sr0})在这条语句前加个 else 改成这样就没 latch 的警告了else case({sr9,sr8,sr7
- 2021-11-06 12:50回答 3 已采纳 这个报错的意思是io的电平标准没有被设置，可能会存在错误，要求重新设置电平标准。应当是存在于约束文件当中，或者是在实现/综合/rtl步骤中进行io planning的时候仅约束了管脚没有约束电平导致的
- 2022-06-14 00:30CV视界的博客 assign 语句是连续赋值语句，一般是将一个变量的值不间断地赋值给另一变量，两个变量之间就类似于被导线连在了一起，习惯上当做连线用。assign 语句的基本格式是： assign 语句的功能属于组合逻辑的范畴，应用范围...
- 2022-06-06 15:40回答 2 已采纳 把代码中的2 换成 7559 就行 integer i; reg [31:0] a[2:0]; //7560-1 reg [31:0] b
- 2022-06-15 20:59回答 1 已采纳 代码毛病比较多 module dds ( clk , reset , div , choose , data ); input [5:0] div ; input [1:0] choose ;
- 2022-11-09 09:45回答 1 已采纳 你敲错了，把最后一行改成endmodule
- 2023-12-05 15:33日晨难再的博客 而time_precision参数指定了时间精度，一个层次化设计的所有模块中最小的时间精度决定了仿真的时间精度，需要注意的是，仿真的时间精度并不一定和各模块的时间精度相同，这也就是说一个模块可能显示出比自己仿真精度...
- 2022-03-31 23:10回答 3 已采纳 代码，仿真都有问题代码这么改 `timescale 1ns / 1ps module single_port_synrdwr#( parameter DATA_WIDTH = 8,
- 2024-10-14 17:34学习路上_write的博客 遇到了报错，通常意味着在你的 Verilog 代码中，一个或多个 always 块没有正确闭合 可能原因： 缺少 end 关键字：每个 always 块必须以 end 关键字结束。如果你的 always 块没有闭合，编译器就会抛出这个...
- 2022-06-15 00:13CV视界的博客 从上图中所示的 RTL 图可以看到，此电路中含有两个二选一多路选择器，并且右边的优先级要高于左边（因为q 的值是直接与右边的二选一选择器连接），当 en[0]不为 1 时才会继续判断en[1]。也就是说，在 if 语句下综合...
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