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Vivado在仿真RISC-V的CPU时数据出错 \n 往寄存器堆写入的rs2,rs1,rd分别是指令的（24:20）,（19:15）,（11:7）位，但是在仿真时出现了以下情况： \n \n 000
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- risc-v
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- 2024-05-29 17:35
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价格可议，使用modelsim和vivado2022，和一块板子，希望能在4.24前搞清楚
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- risc-v
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- 2024-04-17 12:18
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modelsim仿真 需要怎么修改（希望能够详细讲解，达到能够通过这一个能将其他5个相似的文件自主完成的效果，如果悬赏金额不够可加价）按照注释，如果要在modelsim上单独运行该图片代码，要怎么做要
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- risc-v
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- 2024-04-13 11:19
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如何从芯片原理图的引脚看出通信下载模块所需的引脚？第一次接触，不知道怎么设计RISC的通信下载模块，参考了stm32依然不知如何下手
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想在spike模拟器中实现gamma校正功能，其中实质是幂函数，那么在riscv-tools里面insns文件下的功能代码如何编写可以实现幂函数功能。
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使用的是GD32兆易创新的新品WIFI+蓝牙的RISC-V芯片GD32VW553HMQ6，主频是160MHz，而在其例程中，关于滴答定时器的比较值是设置为系统时钟 / 4000。我自己对滴答定时器的理
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RISC-V中的regs的使能信号注释说从ex.v来，ex.v有一个叫reg_we_o的输出信号，是怎么识别出这个两个是一个信号的呢，不应该同一个名字吗？
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利用 Logisim 平台构建一个简化的 MIPS/RISC-V 寄存器文件，内部包含8个8位寄存器。
- risc-v
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- 2023-12-04 22:59
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运行qemu输入命令无反应不能接着输入命令，MIT Lab：xv6 lazytest实验，在xv6-riscv上运行qemu
- risc-v
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- 2023-09-23 14:48
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有没有人帮忙看看啊 难受啊 DNS解析也弄了 就是安装不上 是不是IP地址冲突啊 能不能帮帮忙
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版本：grub2.02硬件：Loongson3a4000问题：找不到initrd.img
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目前RISC-V生态怎么样？对RISCV服务器是否感兴趣呢？感兴趣的原因是什么？
- risc-v
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- 2023-07-26 15:11
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我想在我编写的riscv架构的操作系统上实现一个elf文件加载器，用于执行elf格式程序，这是我存储elf文件数据的结构： //exe info typedef struct ELFExec {
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#服务器磁盘满了，清理完，麦序没有声，即时通讯需要刷新才能看玩家打得字是哪里问题
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在进行嵌入式软件开发时，需要对其中一个ncnn-src开源代码进行交叉编译，我使用的是riscv32-unknown-elf，但在编译时发现程序中引用的pthread库能正常引用，但是pthread_
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FreeRTOS下的RISC-V支持浮点运算嘛？ 是支持软浮点还是硬浮点呢？
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在编译DefaultFPGAConfig时出错，配置如下 class BaseConfig extends Config( new WithDefaultMemPort() ++ new Wi
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以下代码是我编写的virtio驱动的一部分，用来初始化virtio mmio blk device，由于我的操作系统运行在QEMU上，因此我的驱动是针对于legacy device的，在编写时参考了v
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查阅到的文章大都在分析解释官方文档想问问具体要怎么实现标准指令集的扩展呢？需要修改哪些硬件啊？每一种指令集扩展是相似的吗？还是需要不一样的步骤呢（比如V扩展、K扩展）
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存根是翻译的问题吗，我在看这个Linux的系统调用的过程中，对于这个词的提及特别少
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我想要存一个分支的东西，但当我再提交的时候，有这样的两行，我不知道该咋整
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因为递归需要的时间很长且重复调用，因此要对其进行优化如何对以下代码进行优化优化后仍然是递归算法 a0: parameter, initially n s0: placeholder for param