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vscode无法编译verilog

在vscode中，我已经安装verilog HDL等扩展，但是在编译verilog程序的时候还是显示如图

回答 2201_75308110
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双非控制硕士研究生学fpga有出路吗

双非控制硕士研究生学fpga有出路吗?本人本硕都是双非，研一开学，通过学校找了一个自动化研究所联培，联培的teacher推荐我学fpga，但是我听说fpga很难学，而且找工作的门槛很高，有点迷茫😭

回答 年少不知愁473
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获取Dimond许可证后的环境变量修改一直不对要怎么办？

如图，我的许可证获取之后环境变量已经修改了但是一直不对，我不清楚到底哪里出现了问题？

回答 Kidult154
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怎么理解这段代码表示的是16点mdc fft 算法

总觉得用MATLAB这种高级语言看不出硬件架构，但是师兄的这份代码又注明了算法，怎么理解这个就是采用的mdc fft 算法啊 %16点r2mdc dif half function [x1,x2,x

回答 m0_74398970
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HDLBits：Bcdadd100

题目如图我写的代码如下： module top_module( input [399:0] a, b, input cin, output cout, output

回答 Nick️WWWWW
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sublime text4如何禁用tab键自动补全

sublime text4如何禁用tab键自动补全1234564872854561锕sdefihwgsnwuegushc

回答 m0_60988436
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由于我无法在线找到对应的flash型号，add configuration memory里没有所有型号的了

由于我无法在线找到对应的flash型号，我在vivado软件里的xicom_cfgmem_part_table这个文件中增加了一个flash（winbond）型号后，在线选择flash时，还是无法显示

回答 Xeta8
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modelsim发疯跳弹窗

打开modelsim软件，一直跳start simulation弹窗，操作一下跳一个，关掉两秒又跳一个，这啥呀≥﹏≤

回答 友人C163
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Vivado Open target闪退问题

用Recent target 后 Vivado会报错 显示internal exceptions error 创建一个new target再点开后 结果vivado直接闪退了，之前还用的好好的，在我修

回答 Xeta8
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fusa zoix注错仿真

大家好，我目前刚入职从事EDA相关工作，请问有没有人用过synopsys的注错仿真工具zoix，我现在就想搭个case构建出内建状态DT，一直无法成功，请求高人指点，在此先谢过了！

回答 yumiren23
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Zynq7020 Vitis 烧录Flash报错

烧录不成功 READ的返回字节全是0 不知道是不是DDR3不在list中导致的 报错信息如下：

回答 Xeta8
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同样的点数，无论采用什么fft算法，结果应该一样吗

同样的点数n，无论采用什么fft算法，比如一种方法采用混合基，一种采用传统的fft,结果应该一样吗

回答 m0_74398970
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如何用verdi进行混合编译

在用verdi混合编译verilog和vhdl时，总是提示vhdl的attributes不能识别。我的vhdl库是用到了synplify的库，在vcs编译时已经将相应的synopsys_sim_set

回答 阿k_fight
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vivadao中generate bitstream问题请教

这到底是啥问题 有没有哪位可以帮个忙1111111111111111111111111111111111

回答 2401_87084288
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采用winograd fft 算法写的radix5的代码，用MATLAB验证不对

请问哪里出了问题啊 clc; close all; clear all; %x=rand(1,5); x=[1 2 3 4 5]; y=zeros(1,5); % y=radix_5(x(1),x(

回答 m0_74398970
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Zynq7020 Vitis 烧录Flash过程中卡住

Vitis 建立个FSBL工程 点击Program flash 后直接卡住不动是什么情况

回答 Xeta8
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为什么同一个代码在不同芯片上的波形仿真不一样

异步清零加载计数器的Verilog代码如上，此代码在EP3C55和EP1C3上的仿真波形不一样，原因是什么？

回答 廊桥遗梦728
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ise editor command line incorrectly formatted, missing $1 field. Command line is: ''

ise报错editor command line incorrectly formatted, missing $1 field. Command line is: 运行ise，新建项目，代码示

回答 tujida
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verlog语言实现sram视频缓存

几乎没有基础，要实现用fpga的sram对视频进行缓存，求学习方法或学习思路。项目是用摄像头采集图像缓存在sram中，用vga显示。用Vivado软件和Verilog语言，目前语言和软件工具使用都不太

回答 慕狮
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AD9361 IQ 校准疑问，

AD9361 IQ 校准疑问，下面这段verilog代码，是AD9361在vivado 2021里面提供的，dac_data_out_int和dac_data_in都是12补码，通过后4位补零方式扩展

回答 youhui_2020
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求帮助！用赛灵思FPGA XC7A35T对一个频率50MHz的数字信号读取高低电平，只用HR bank普通单端io进行采样可以吗

采样的数据是3V3电平的数字信号，需要把每个高电平与低电平都采集出来，用来计算高低电平翻转次数，把信号接入HR bank的普通单端io口可以保证完整得采集到高低电平吗？顺便想请教一下怎么看FPGA的i

回答 m0_64097512
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#fpga开发#的问题：vivado的一个程序问题

vivado的实现4个led灯间隔1s闪烁功能代码 然后就是代码前面好像是语法错误不知道是怎么回事报错我找不出来问题在哪

回答 周周周问青
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命中顺序仲裁verilog如何优化设计

命中顺序仲裁模块检测某单列的 valid 信号（如4b'0010,第二列有效即第二列被命中）是否有效，如果无效就复位该列的记录信号 (record，valid为4'b0010时，record从4'b

回答 2201_75537819
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zynq烧写程序到flash后不运行

PS提通过PLL提供时钟给PL端。通过SDK在线调试程序都能正常运行。烧写到falsh后，PL端能运行，PS端的程序不运行？这是怎么回事，说PS完全不运行吧，还能给PL提供时钟。

回答 weixin_43182036
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verilog中每隔一个时钟输入一个数据，但处理一个数据需要多个时钟周期，处理完该数据后再接着处理下一个数据，如何设计才能确保每个数据都能得到处理?

verilog中每隔一个时钟输入一个数据，但处理一个数据需要多个时钟周期，处理完该数据后再接着处理下一个数据，如何设计才能确保每个数据都能得到处理?

回答 2201_75537819
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riscv-pulpino总线上挂载axi从机

axi挂从机到interconnect上，不会实现axi缓冲，后仿真timing没有结果有没有做过类似riscv soc axi总线上挂ip的

mogoumengmeng
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vivado IP核修改

用的vivado,为什么有的项目要修改IP核啊，修改的目的是什么呢。改完IP核之后还要对代码进行变动吗，如果不改代码也能运行的话是说明这个代码可以上板子实验效果了吗

回答 旧人、未归
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shift_ram模块

求获取3x3卷积模板里的shift_ram模块的代码，未找到对应的ramIP核

回答 白山茶408
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  • 25

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有谁能看看我coe文件到底哪儿有问题吗？

刚才提问但是图片确实太糊了，这次重发一下，摆脱了，我不晓得到底是哪儿有问题(能不能别用人机回答，我是不会采纳的)

kiana288
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  • 26

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我的这个coe文件到底哪儿出问题了

明明看着大小也还匹配啊，为何一直报不匹配 这个是有关是一些图片，就有关生成coe的代码和FPGA函数的函数库

kiana288
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