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vivado报错：[Common 17-180] Spawn failed: No error

vivado报错：[Common 17-180] Spawn failed: No error。如附件所示。怎么解决？vivado版本：vivado2024.2，modelsim版本：Modelsim

回答 headforever
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Windows7系统安装Vivado出现报错

安装vivado2018.3版本问题1.双击安装包xsetup.exe文件没有反应，然后看了网友解答 需要将bin文件夹下的xsetup.bat文件里的某部分代码删了，然后直接运行安装包exe文件，提

回答 ABCYANPENG123
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用VITS AI 加速神经网络，部署在FPGA上

在用实验室的xcve2302，但我看Xilinx官网只有一个VEK280的示例，申请不到2302的DPU TRD，git hub也没找到开源的,请问有没有做过VITS AI加速的，能否给点指导。整个流

回答 sefeap
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vivado识别到烧录器，但识别不到芯片

从某鱼上买了一块矿卡，自己画了底板供电，想用vivado2018.3尝试下载程序，结果发现怎么也识别不到芯片。上电后板子电源灯会长亮，arm和fpga指示灯闪烁，应该芯片就没坏；又拿电压表测了jt

回答 m0_73684668
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10g ethernet pcs/pma

vivado2022.2的ip核里没找到10G Ethernet PCS/PMA，会是什么原因？

SCP-CN-303
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FPGA在信号处理中有什么作用？负责什么？

很多信号处理芯片内部除了有ISP信号处理芯片 ABC模拟信号转数字信号转换换芯片还集成F PGA这个FPGA在信号处理领域负责什么呢？是一种可编程的芯片，通过软件，它可以变成任何芯片，

回答 十年之前
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IWR1843BOOST

为什么IWR1843BOOST在mmware studio 中找不到device

回答 2201_76041468
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lmk04610时钟同步问题

有人用过lmk04610的SYNC mode吗？我在给clkout CH12做同步时，发现一打开SYNC_EN_CH，时钟信号就没了，流程是：打开了0x127/0x128的SYNC_EN_CH，然后G

回答 劳力是无止境1
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【fpga】CORDIC算法双曲模式

[FPGA] QAQ 今天写cordic算法，双曲模式中出现一个问题，在进行迭代时，第一次的数据迭代不发生变化，但是第二次迭代是正确的。我起初以为是开始数据处理出现了问题，但是在cnt = 0 处理后

回答 poch路障
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安路 can ip软核配置完波特率，中断和其他寄存器后，使能ip核后，给数据后tx引脚怎么不会输出啊？

安路 can ip软核配置完波特率，中断和其他寄存器后，使能ip核后，给数据后tx引脚怎么不会输出啊？有没有兄弟帮忙解决下

回答 weixin_44773278
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为什么这个一直是红色的，时钟信号怎么震数据也过不去(关键词-触发器)

为什么计数器一直是红色的，时钟信号怎么震数据也过不去这个是sum_4加法器这个是四位寄存器这个是D触发器

回答 _M_E_
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基于verilog语言设计时钟系统：医疗电子FPGA高级开发系统

怎么实现这些功能，有没有好心的工程师给解答一下的。我只是个普通大学生，之前都是通过各种方式完成实验的。结果大实验直接上难度了。要“LY-SPTN6M型医疗电子FPGA高级开发系统”这个上面能用，有没有

2501_94727248
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Quartus软件操作出现这样的问题怎么办

就是如果打开软件会有第一张图片中的窗口提示，如果不管删除，会有第二张图片中的窗口提示，继续不管，想直接打开已有文件，就会和第三张图片一样，按键选项成灰色无法操作请问是怎么回事，应该怎样解决

回答 2401_88034793
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Vivado仿真内部波形呈蓝色Z，单模块仿真却无误

如图所示，对整体tb仿真时会出现高阻态的蓝色Z但是若切换到单独对实例化的top仿真则波形正常且其余模块也正常没遇到过这种问题，求了解的人解答

月老星稀吖
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Vivado仿真数据呈现高阻态

如图，选tb时呈现这样的 而选择tb下的top.inist模块则正常

回答 月老星稀吖
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Vivado没有权限无法安装是为什么

c盘空间不够，我把下载路径更改到了E盘出现了这种情况，有人知道怎么解决吗

回答 2401_86977533
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vivado中的ad9653位时钟DCO延时后的布线问题

我完全按照了《一种基于片同步技术的高速ADC与FPGA互连方法_韩琦》论文中的这个原理框图写的代码，逻辑仿真没问题，可是vivado在inplementation实现的时候有一个DRC的电路警告，显示

回答 qq_52946875
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cordic ip核使用

通过频率控制字输入到累加器然后通过cordic IP核产生的sin cos 波形 为什么输出的数据有一段时间内数据不变

回答 2301_80392932
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quartus中这个错误是为什么

我想要完成一个全加器的功能仿真但是一直出现这个错误，添加了一个hdl后缀为.v的文件也不行

回答 2401_83542456
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关于#fpga开发#的问题：基于ZYNQ7045开发，其中一个功能PL与PS通过DMA实现大量数据的交互（相关搜索：嵌入式）

基于ZYNQ7045开发，其中一个功能PL与PS通过DMA实现大量数据的交互。上电后bit文件通过嵌入式端动态加载时通信能正常进行，但在正常运行过程中通过vivado再次下载bit后DMA无法重新建立

m0_62306285
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vivado安装时卡住

win11安装vivado2018.3,卡在最后一步：generating installed device list，有没有什么办法解决

回答 如故。574
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verilog N位全加器怎么写

上课给了一个测试文件，让我们verilog写出全加器的代码，不会写怎么办😭，测试代码如下，问了ai也不知道怎样是对的

回答 热心市民798
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quartus差分引脚绑定时报错

按照原理图正常绑定管脚，一对输入，一对输出，不知道为什么一直报错，谁能帮我解答吗

回答 杨修远517
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vivado生成的clock 时序违例

专家您好，请问下这种情况如何处理呢？ 我看了您的文章https://blog.csdn.net/weixin_46423500/article/details/151834865 。生成多一个cl

回答 微末之士
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ZYN使用bram IP核读不出数据

我使用bram进行PS端和PL端通信，PS端通过axi_bram_ctrl连接bram ip核，bram配置成真双端，bram_en和bram_addr都给了信号，但是无论怎么测怎么调bram读口do

回答 vinaka1
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离散希尔伯特变换公式

对一个离散信号进行希尔伯特变换的时候，希尔伯特系统函数是什么样子的, 在FPGA上实现希尔伯特变换的精度是怎么样的

回答 m0_54977819
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FPGA AD9747 verilog

我使用的是AD9747，16bit 250MHz，LVDS并口通信；现在遇到的问题是：以最小的电压单位从﹣0.8mV递增到+1.2mV（16'h7FFE-16'h8003）时，为什么波形不是递增的，如

回答 无情哥
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quartus仿真报错

我的quartus仿真文件一直报错说是文件路径重复，可我检查了一遍路径很正常"E:\leijiaqi\accelerator\simulation\qsim\Waveform3.vwf"，

回答 GGBond313
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window环境下Vitis HLS 2020.2 打不开

Vitis HLS 2020.2 版本启动时弹窗：OpenJDK Platform binary 未响应提示操作系统：windows 11OpenJDK版本：11已尝试过方法：重启，重装软件，环境变量

回答 weixin_43799253
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用fpga（XC7A100T）做下面这个问题，有人能1对1教我怎么做吗，价钱好商量，有意请加微信18453057528

用fpga（XC7A100T）做下面这个问题，有人能1对1教我怎么做吗，价钱好商量，有意请加微信18453057528

zz2005206
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