qq_37185023 2018-11-14 01:32 采纳率: 0%
浏览 1030

verilog 里描述门电路的问题

图片说明 这两个verilog代码在综合时，第二个综合出来的是寄存器，还能用来描述与非门吗？

  • 写回答

1条回答

  • ailaillia 2018-11-14 02:08
    关注

    可以将case中的非阻塞赋值语句换成阻塞语句试试，'='->'<='

    评论

报告相同问题？

  • 用verilog语言描述图中电路 fpga开发 有问必答
    2021-09-23 09:24
    回答 2 已采纳 module test (in, clk, rst_n, out); input in; input clk; input rst_n; output out; reg A;
  • verilog中的定义端口问题 fpga开发 硬件工程
    2021-12-05 23:51
    回答 2 已采纳 case({sr9,sr8,sr7,sr6,sr5,sr4,sr3,sr2,sr1,sr0})在这条语句前加个 else 改成这样就没 latch 的警告了else case({sr9,sr8,sr7
  • verilog 语法问题 fpga开发
    2022-10-09 23:56
    回答 1 已采纳 放上面错误，else 逻辑后面只有这一条语句有效的执行了else 逻辑。放下面正确，else 逻辑后面这一堆语句均有效的执行了else 逻辑。
  • Verilog HDL奇偶电路
    2020-12-09 13:39
    9位奇偶发生器门级模型描述如下：module Parity_9_Bit (D, Even,Odd);input [0:8] D;output Even, Odd;xor # (5,4)XE0 (E0,D[0],D[1]),XE1 (E1,D[2],D[3]),XE2 (E2,D[4],D[5]),XE3 (E3,D[6],D[7]),XF0 (F0,E0,E1),...
  • Verilog HDL编写出现的问题 嵌入式硬件
    2023-01-05 01:34
    回答 2 已采纳 这段代码的主要问题是在模块定义中没有声明输入和输出的类型。可以通过在模块定义中加入输入输出类型来修正这个问题。例如： module scinstmem (input [31:0] a, output
  • Verilog中遇到的一些问题 fpga开发
    2022-10-16 22:18
    回答 1 已采纳 always 中是不能插入 assign 语句led 在 always 中赋值后，就不能在其他的 always 或 assign中赋值你可以定义一个中间值,再用 assign 赋值 module mx
  • verilog 流水灯部分问题 arm stm32 单片机
    2023-04-11 23:30
    回答 1 已采纳 以下内容部分参考ChatGPT模型： 你的代码中缺少时钟信号的控制，可能导致仿真时rst=0后停止运行。你需要添加时钟信号，并在时钟上升沿或下降沿控制灯的状态改变。以下是一个简单的例子： modul
  • verilog基本门电路实验
    2022-12-27 17:02
    ＋720的博客 verilog基本门电路实验
  • verilog入门简单问题 硬件工程
    2022-05-31 20:45
    回答 2 已采纳 程序的功能就是clrn为低的时候清零，当wen为低的时候写入数据，把d的信号写入给p，然后q输出当前p的内容。测试程序的话可以看一下下面的例子，对于这个模块其实能体现出清零和写入的功能就可以https
  • Verilog HDL程序遇到的输出问题 fpga开发
    2022-02-25 22:13
    回答 1 已采纳 module top_module ( input [2:0] in, //三位输入 output [1:0] out //统计输出 ); intege
  • Verilog缺少括号冒号的问题 硬件工程
    2022-01-04 21:21
    回答 1 已采纳 always 后面用 begin end 将buffer 0-7的赋值语句括起来。always 外面有个 for ,相当于多个always 中对同一个buffer赋值，这是不允许的
  • Verilog门级描述
    2021-11-30 10:14
    兰博博爱吃果果的博客 逻辑综合（综合，就是在标准单元库和特定的设计约束的基础上，将设计的高层次描述（Verilog 建模）转换为门级网表的过程） -> 布局布线 -> 时序仿真（后仿真）（布局布线后，电路模型中已经包含了时延信息。...
  • verilog累加器仿真时钟问题 fpga开发
    2021-11-05 10:03
    回答 1 已采纳 module DDS_Accumulator_sim; reg clk_A_10kHz; reg rst_n; initial begin clk_A_10kHz = 0; rst_n=0;
  • 用verilog来描述组合逻辑电路
    2019-09-22 16:37
    LZW760907的博客 1，什么是组合逻辑电路？ 逻辑电路在任何时刻产生的稳定的输出信号仅仅取决于该时刻的输入信号，而与过去的输入信号无关，即与输入信号作用前的状态无关，这样的电路称为组合逻辑电路。 上图给出了一个典型的数字...
  • 【Verilog】描述电路的逻辑功能
    2020-07-20 16:52
    曦哥刚学c语言的博客 引用 wire x,y,z; AndGate and1(x,y,z); AndGate and2(.b(x),.c(z)); 格式 模块名 实例名( , , ) 位置映射 模块名 实例名(.( ) , .( ), ) 名映射 模块名：要引用的模块 ...注意：顶层门模块的实例名是模块名 ...
  • 没有解决我的问题, 去提问

悬赏问题

  • ¥15 如何在scanpy上做差异基因和通路富集？
  • ¥20 关于#硬件工程#的问题，请各位专家解答！
  • ¥15 关于#matlab#的问题：期望的系统闭环传递函数为G(s)=wn^2/s^2+2¢wn+wn^2阻尼系数¢=0.707，使系统具有较小的超调量
  • ¥15 FLUENT如何实现在堆积颗粒的上表面加载高斯热源
  • ¥30 截图中的mathematics程序转换成matlab
  • ¥15 动力学代码报错，维度不匹配
  • ¥15 Power query添加列问题
  • ¥50 Kubernetes&Fission&Eleasticsearch
  • ¥15 報錯：Person is not mapped，如何解決？
  • ¥15 c++头文件不能识别CDialog