vivado经过代码分频后的信号是否可以作为时钟信号直接作为子模块的clk?例如外部时钟50Mhz,我通过计数的方式计数到一定值后将变量取反然后得到一个低频率的时钟,这个时钟我时候直接可以把他连接到其他子模块的clk中?
1条回答 默认 最新
- 老皮芽子 2023-08-10 16:18关注
可以这样使用
但是不能直接驱动 MMCM,PLL 这样的时钟模块,需要加个 BUFG 才行。本回答被题主选为最佳回答 , 对您是否有帮助呢?解决 无用评论 打赏 举报
悬赏问题
- ¥15 关于模型导入UNITY的.FBX: Check external application preferences.警告。
- ¥15 气象网格数据与卫星轨道数据如何匹配
- ¥100 java ee ssm项目 悬赏,感兴趣直接联系我
- ¥15 微软账户问题不小心注销了好像
- ¥15 x264库中预测模式字IPM、运动向量差MVD、量化后的DCT系数的位置
- ¥15 curl 命令调用正常,程序调用报 java.net.ConnectException: connection refused
- ¥20 关于web前端如何播放二次加密m3u8视频的问题
- ¥15 使用百度地图api 位置函数报错?
- ¥15 metamask如何添加TRON自定义网络
- ¥66 关于川崎机器人调速问题