vivado经过代码分频后的信号是否可以作为时钟信号直接作为子模块的clk?例如外部时钟50Mhz,我通过计数的方式计数到一定值后将变量取反然后得到一个低频率的时钟,这个时钟我时候直接可以把他连接到其他子模块的clk中?
1条回答 默认 最新
- 老皮芽子 2023-08-10 16:18关注
可以这样使用
但是不能直接驱动 MMCM,PLL 这样的时钟模块,需要加个 BUFG 才行。本回答被题主选为最佳回答 , 对您是否有帮助呢?解决 无用评论 打赏 举报
悬赏问题
- ¥15 django5安装失败
- ¥60 ios系统storm sniffer 写入http规则加密如何破解?
- ¥15 Java与Hbase相关问题
- ¥15 后缀 crn 游戏文件提取资源
- ¥15 ANSYS分析简单钎焊问题
- ¥20 bash代码推送不上去 git fetch origin master #失败了
- ¥15 LOL外服加入了反作弊系统,现在游戏录像rofl文件离线都无法打开
- ¥15 在centos7安装conda
- ¥15 c#调用yolo3 dll文件获取的数据对不上
- ¥20 WPF 如何实现多语言,label 和cs(live Charts)中是否都能翻译