vhdl语言SIGNAL i : integer range 0 to 31；

如果有这样一个定义后面一直i++，加到31之后再加会怎么样，，一直i++会自动有从零开始循环吗

写回答
好问题 0 提建议
追加酬金
关注问题
分享
邀请回答
编辑收藏删除结题
收藏举报

1条回答

关注

码龄粉丝数原力等级 --

被采纳

被点赞

采纳率
我加班特长 2015-11-18 02:22
关注
这个range本身没有硬件意义，它只能让分析综合的时候不报错，形成完整的逻辑描述。至于会不会到0重新加上去，具体得看你代码是怎么写得了，range只是一个信号声明

解决无用
评论打赏
分享
举报

评论

按下Enter换行，Ctrl+Enter发表内容

报告相同问题？

关注问题

在quartus II软件上基于VHDL语言实现八路彩灯的仿真开发语言
2023-03-09 10:53

回答 6 已采纳该回答引用GPTᴼᴾᴱᴺᴬᴵ以下是基于 VHDL 语言实现八路彩灯的仿真代码： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGI
vHDL语言的问题不理解布尔逻辑的NOT为什么写代码时是转换成了NAND matlab sql 开发语言
2021-10-14 10:04

回答 1 已采纳 1：这是个 2 输入与非门，并且将 2 个输入 A,B 连在一起合并成 1 个输入，这个输入始终是 A = B 的，不会存在 A 不等于 B 现象，你画的红圈的逻辑是不存在的。2： NOT 为什么
VHDL错误：Error (10500): VHDL syntax error at adff.vhd(16) near text "process"; expecting "if"
2018-11-06 04:47

回答 1 已采纳 https://zhidao.baidu.com/question/694067528006396244.html
VHDL入门基础——语法规则（2）
2020-07-12 18:12

是vin没错的博客 VHDL基础语法（2）数据类型 1.Boolean：true fasle，用于逻辑运算 2.bit：0或1，用于逻辑运算 3.bit_vector：基于bit类型的数组，用于逻辑运算 4.整数integer：-(231)~ 231-1 5.实数real:-1.0E38~1.0E38，只可仿真...
EDA技术全减器的VHDL描述 c++ c语言开发语言
2023-04-11 11:20

回答 2 已采纳以下内容部分参考ChatGPT模型：半减器的VHDL描述： library ieee; use ieee.std_logic_1164.all; entity half_subtractor i
Verilog语言用case语句中不定态x的用法开发语言
2022-05-22 16:32

回答 1 已采纳不是没有东西，是有个逗号，表示和下一行的那个情况有相同的操作，2'b0x, 2'b0z: 执行的语句；是这个意思
关于VHDL设计，代码报错的一个问题该怎么解决 c语言 fpga开发开发语言
2022-05-22 21:06

回答 1 已采纳不懂VHDL，盲猜是NXT写成NEXT导致错误：
VHDL语法学习笔记：一文掌握VHDL语法
2020-08-12 09:14

FPGA技术江湖的博客今天给大侠带来FPGA 之 VHDL 语法学习笔记，话不多说，上货。 ...1987 年底，VHDL 被 IEEE 和美国国防部确认为标准硬件描述语言。自 IEEE 公布了 VHDL 的标准版本 IEEE-1076（简称 87 版）...
VHDL，ISE设计16位运算器，求代码注释？开发语言
2020-06-19 12:22

回答 1 已采纳 IF(ENABLED = '1') THEN--初始化 FINISHED --ADD Y --SUB int_Y := int_A - int_B; if(int_Y = 0) the
Error (10500): VHDL syntax error at dianzhen.vhd(70) near text ";"; expecting "if" 求解 fpga开发
2022-04-07 16:17

回答 2 已采纳代码贴在代码区，贴图片没法帮你改
VHDL转Verilog linux
2023-04-23 17:12

回答 1 已采纳有一些在Linux环境下可用的VHDL转换为Verilog的工具，其中一些比较常见的包括： GHDL：GHDL是一个免费的VHDL仿真器，也可以将VHDL代码转换为Verilog代码。它是在GNU通用
VHDL期末复习1
2023-01-03 14:22

ybyzlx的博客 vhdl知识点总结
vhdl入门问题提问 fpga开发
2022-10-11 16:11

回答 1 已采纳 module key_new( input wire sclk, input wire rst_n,
关于VHDL语言书写格式的学习（使用quartus Ⅱ）
2022-01-29 20:17

天才糊涂蛋的博客本文并不是对VHDL的系统的讲解，而是我认为的关键部分，知道了这些，基本上可以使用VHDL语言进行一些相应的设计。并且在使用的过程中发现问题，再进行一些相应的检索，深入学习，最后达到精通。首先要明白VHDL是...
VHDL硬件描述语言（六）VHDL案例
2022-11-12 20:49

dtge的博客几个常见VHDL程序源码
vhdl语言基础
2021-05-13 15:23

书海漫舟的博客 1、标志符： 1）首字符必须是字母 2）末字符不能为下划线 3）不允许出现两个连续的下划线 4）不区分大小写 5）不能是关键字 6）最长只能是32个字符 7）只能有字母、数字和下划线 ... signal 信
[FPGA]VHDL语言初学笔记和小Tips
2020-02-17 21:10

GG_band的博客 1.VHDL语句 signal cnt: integer range 0 to 10000:=0; 信号cnt为整数类型，大小可为0到10000中的任意数，且初始值为0. 2.VHDL提供了6种预定义的运算操作符，分别是：赋值运算符，逻辑运算符，算术运算符，关系...
integer是什么 vivado_VHDL：Vivado 2016.4：通用映射中需要的常量表达式
2020-12-23 20:52

weixin_39622521的博客正如user1155120在评论中指出的那样，问题是由于数组元素类型的长度不正确，并且我实际上是先尝试过模拟，我会受到一些非常有用的错误消息的欢迎：因此，改变线type lnx1_rom_names is array (integer range <...
FPGA笔记：VHDL语言总结
2020-12-15 22:23

Top嵌入式的博客 VHDL语言总结前言一、 VHDL是什么？1. 缩写2. 作用3. VHDL与原理图描述的比较4. VHDL语言特点5. 与其他语言比较二、VHDL程序架构VHDL基本结构1. 实体 Entity2.结构体 Architecture3.配置 Configuration4.库 Libraty ...
没有解决我的问题, 去提问

悬赏问题

¥15 Power query添加列问题
¥50 Kubernetes&Fission&Eleasticsearch
¥15 有没有帮写代码做实验仿真的
¥15 報錯：Person is not mapped，如何解決？
¥30 vmware exsi重置后登不上
¥15 易盾点选的cb参数怎么解啊
¥15 MATLAB运行显示错误，如何解决？
¥15 c++头文件不能识别CDialog
¥15 Excel发现不可读取的内容
¥15 关于#stm32#的问题：CANOpen的PDO同步传输问题