Lily4801
2016-08-11 07:26
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在下面的verilog中rst应该分配什么引脚

module following_led(
input clk,
input rst,
output [3:0] led
);
reg [23 : 0] cnt_reg;
reg [ 3 : 0] light_reg;
always @ (posedge clk)
begin
if (rst)
cnt_reg <= 0;
else
cnt_reg <= + 1;
end
always @ (posedge clk)
begin
if (rst)
light_reg <= 4'b0001;
else if (cnt_reg == 24'hffffff) begin
if (light_reg == 4'b1000)
light_reg <= 4'b0001;
else
light_reg <= light_reg<< 1;
end
end
assign led = light_reg;
endmodule
我用的是basys3。
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