有关verilog中例化参数传递的问题，是否不能在例化中传递二维数组参数？

我在segment模块里定义了一个二维数组用来存放两个数码管的信息，然后例化调用的时候这样写： ``` segment u1(.clk_in(clk_in),.rst_n(rst_n),.seg_data[0](sw),.seg_data[1](mode_hz),.seg_led(seg_led)); ``` 想着分别用sw和mode_hz 做参数传递给模块里的 input[3:0] seg_data[1:0] 然后综合的时候报错如下： ``` Error (10170): Verilog HDL syntax error at exam3.v(33) near text: "["; expecting ")". ``` 看来是格式出了问题，那么正确的在例化中传递二维数组参数的格式该怎么写？我是找遍了网上没答案才来提问的……

verilog结构描述方面的问题

Verilog结构描述and A1（S，A，～C），输入可以是～C吗，还是非得要调用一个非门

Verilog初学者的有关always的一些问题，希望大佬们麻烦解决一下，谢谢

在Verilog HDL中的always@(敏感事件列表)里，如果想要将电平敏感信号和边沿敏感信号放到一起应该如何处理？比如说我现在假想是always @(negedge rst or posedge clk or waiter)这样判断，waiter是在1时触发，但是这样写肯定是不能成功编译的，那么要想实现这样的功能应该如何改写呢？

verilog多次例化的module是并行执行的吗

FPGA新手提问，verilog程序中多次例化同一个module，在顶层module中多次例化的module是并行执行还是串行执行的？ ```ad7606 u1_ad7606 ( //Input ports .sysclk (sysclk), .ad_DB (ad_DB_1), .busy (ad_busy_1), .RST_B (reset_b), //Output ports .cva_cvb (ad_cva_cvb_1), .rd (ad_rd_1), .cs (ad_cs_1), .rst (ad_rst_1), .ad_DATA (ad_DATA_1) ); ad7606 u2_ad7606 ( //Input ports .sysclk (sysclk), .ad_DB (ad_DB_2), .busy (ad_busy_2), .RST_B (reset_b), //Output ports .cva_cvb (ad_cva_cvb_2), .rd (ad_rd_2), .cs (ad_cs_2), .rst (ad_rst_2), .ad_DATA (ad_DATA_2) ); ```

ise verilog 制作数字时钟，数码管引脚问题 signal is connected to multiple drivers

源代码以及管教设计如下 module clock(clk,clk_div,set_mod,set_option,time_add,option_1,qout, secL_1,secH_1,minL_1,minH_1,hourL_1,hourH_1,secL_2,secH_2,minL_2,minH_2,hourL_2,hourH_2, secL,secH,minL,minH,hourL,hourH, data,sm_wei,sm_qout ); input time_add; input set_mod; input set_option; input clk; input [15:0] data; output [3:0] sm_wei; output [6:0] sm_qout; output [3:0]secL_2,secH_2,minL_2,minH_2,hourL_2,hourH_2; output [3:0]secL_1,secH_1,minL_1,minH_1,hourL_1,hourH_1; output [3:0]secL,secH,minL,minH,hourL,hourH; output clk_div; output [1:0]option_1; output [6:0]qout; reg [1:0]option_1; reg [3:0]secL_1,secH_1,minL_1,minH_1,hourL_1,hourH_1; reg [3:0]secL_2,secH_2,minL_2,minH_2,hourL_2,hourH_2; reg [3:0]secL,secH,minL,minH,hourL,hourH; reg [6:0]qout,sm_qout; //分频--------------------------------------------------------------- parameter m=49999999; integer div_cnt=0; reg clk_div; always@(posedge clk) begin if(div_cnt==m) begin clk_div<=1'b1; div_cnt<=0; end else begin clk_div<=1'b0; div_cnt<=div_cnt+1; end end //计数------------------------------------------------------------- always@(posedge clk_div) begin if(set_mod==1) begin //清零 if(hourH_1==4'b0010 && hourL_1==4'b0011 && minH_1==4'b0101 && minL_1==4'b1001 && secH_1==4'b0101 && secL_1==4'b1001) begin secL_1<=4'b0000; secH_1<=4'b0000; minL_1<=4'b0000; minH_1<=4'b0000; hourL_1<=4'b0000; hourH_1<=4'b0000; end else //计数 if(secL_1==9) begin secL_1<=4'b0000; if(secH_1==5) begin secH_1<=4'b0000; if(minL_1==9) begin minL_1<=4'b0000; if(minH_1==5) begin minH_1<=4'b0000; if(hourL_1==9) begin hourL_1<=4'b0000; hourH_1<=hourH_1+1; end else hourL_1<=hourL_1+1; end else minH_1<=minH_1+1; end else minL_1<=minL_1+1; end else secH_1<=secH_1+1; end else secL_1<=secL_1+1; end else if(set_mod==0) begin //调时结果 secL_1<=secL_2; secH_1<=secH_2; minL_1<=minL_2; minH_1<=minH_2; hourL_1<=hourL_2; hourH_1<=hourH_2; end end //设置 always@(posedge set_option) begin if(option_1==2) option_1<=0; else option_1<=option_1+1; end //调时 always@(posedge time_add) begin if(set_mod==0) begin //清零 if(hourH_2==4'b0010 && hourL_2==4'b0011 && minH_2==4'b0101 && minL_2==4'b1001 && secH_2==4'b0101 && secL_2==4'b1001) begin secL_2<=4'b0000; secH_2<=4'b0000; minL_2<=4'b0000; minH_2<=4'b0000; hourL_2<=4'b0000; hourH_2<=4'b0000; end else //计数 //调分 if(option_1==0) begin if(minL_2==9) begin minL_2<=4'b0000; if(minH_2==5) minH_2<=4'b0000; else minH_2<=minH_2+1; end else minL_2<=minL_2+1; end //调时 if(option_1==1) begin if(hourL_2==9) begin hourL_2<=4'b0000; hourH_2<=hourH_2+1; end else hourL_2<=hourL_2+1; end end end //选择---------------------------------------------------------------- always@(secL_1 or secH_1 or minL_1 or minH_1 or hourL_1 or hourH_1 or secL_2 or secH_2 or minL_2 or minH_2 or hourL_2 or hourH_2) begin //计数 if(set_mod==1) begin secL<=secL_1; secH<=secH_1; minL<=minL_1; minH<=minH_1; hourL<=hourL_1; hourH<=hourH_1; end //调时 else if(set_mod==0 ) begin secL<=secL_2; secH<=secH_2; minL<=minL_2; minH<=minH_2; hourL<=hourL_2; hourH<=hourH_2; end end //fenpin integer clk_cnt; reg clk_400Hz; always @(posedge clk) if(clk_cnt==32'd100000) begin clk_cnt <= 1'b0; clk_400Hz <= ~clk_400Hz;end else clk_cnt <= clk_cnt + 1'b1; //位控制 reg [3:0]wei_ctrl=4'b1110; always @(posedge clk_400Hz) wei_ctrl <= {wei_ctrl[2:0],wei_ctrl[3]}; //段控制 reg [3:0]qout_ctrl; always @(wei_ctrl) case(wei_ctrl) 4'b1110:wei_ctrl=minL; 4'b1101:wei_ctrl=minH; 4'b1011:wei_ctrl=hourL; 4'b0111:wei_ctrl=hourH; endcase always@(minL) begin case(minL) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end always@(minH) begin case(minH) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end always@(hourL) begin case(hourL) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end always@(hourH) begin case(hourH) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end endmodule NET "set_mod" LOC = N13 ; NET "set_option" LOC = N3 ; NET "time_add" LOC = E2 ; NET "clk" LOC = B8 ; NET "minL" LOC = K14 ; NET "minH" LOC = M13 ; NET "hourL" LOC = J12 ; NET "hourH" LOC = F12 ; NET "qout[6]" LOC = L14 ; NET "qout[5]" LOC = H12 ; NET "qout[4]" LOC = N14 ; NET "qout[3]" LOC = N11 ; NET "qout[2]" LOC = P12 ; NET "qout[1]" LOC = L13 ; NET "qout[0]" LOC = M12 ;

求大神给一份PCF8591的基于FPGA的verilog的IIc控制程序

求大神给一份PCF8591的基于FPGA的verilog的IIc控制程序

verilog引脚文件的写法？？？

之前老师给的一个例题中有： setproperty -dict { PACKAGE_PIN R18 IOSTANDARD LVCMOS33 } [get_ports { LED[4] }]; 其中的-dict是什么意思？还有那个R18，我查了表格没有R18。。。 像三人表决电路的引脚怎么写。。给个思路啊。。。

Verilog中非阻塞赋值会使数据延时一个clock的疑惑？

``` `timescale 1ns/1ps module freq (); reg clk_250 = 1'b0 ; reg rst = 1'b1 ; reg [6 : 0] cnt = 7'd0 ; reg valid = 1'b0 ; reg [2 : 0] valid_cnt = 3'd0 ; parameter PERIOD_250 = 4 ; //产生250MHZ时钟 initial begin clk_250 = 0; forever #(PERIOD_250/2) clk_250 = ~clk_250; end initial begin #8 rst = 1'b0 ; end always @ ( posedge clk_250 ) begin if( rst == 1) cnt <= 8'b0000_0000 ; else begin if( cnt == 8'd100 ) cnt <= 8'd1 ; else cnt <= cnt + 8'b1; end end always @ ( posedge clk_250 ) begin if( rst == 1'b1 ) valid_cnt <= 3'd0 ; else begin if( valid_cnt == 3'd6) valid_cnt <= 3'd1; else valid_cnt <= valid_cnt + 3'd1; end end always @ ( posedge clk_250 ) begin if( rst == 1) valid <= 1'b0 ; else begin if( valid_cnt == 1) valid <= 1'd1; else valid <= 1'd0; end end endmodule ``` 上面代码想实现的是1到100的数据进行循环。并且有一个valid信号标志有效位，每6个数据有一个valid信号。下面是我用modelsim仿真得到的仿真图。 自己认为的仿真图应该是下面这样。 非阻塞赋值的结果要在下一个clock的上升沿才能得出。也就是需要延迟一个clock。仿真图里面感觉就有点自相矛盾。在生成cnt信号和valid-cnt 信号时直接在当前的clock就产生数据。然而产生valid信号时却是在下一个时钟产生的。 自己接触verilog时间不常工作需要，所以必须要把这个点弄会。总结上面的问题，其实就一个，非阻塞赋值会使得到的数据延时一个clock吗？如果是如何解释cnt和valid-cnt信号的生成。如果不延时一个clock那么valid信号为什么在下一clock才得出结果。希望能够得到专业的回答！！！毕竟我写了这么多又做了这么多的工作。

Verilog 状态机代码编译不过问题在哪？

Verilog编写状态机的程序如下，始终有错误，求解决 module fsm(clk, button0, button1, UNLOCK); input button0,button1; output UNLOCK; //define state space parameter S0 = 2'b00; parameter S1 = 2'b01; parameter S2 = 2'b10; parameter S3 = 2'b11; //define clk reg clk = 0; always #50 clk = ~clk; //internal variable reg [1:0] current_state; reg [1:0] next_state; wire button0; wire button1; reg IN0 = button0; reg IN1 = button1; reg current_OUT0; reg current_OUT1; reg next_OUT0; reg next_OUT1; //transition always @(posedge clk) begin IN0 = button0; IN1 = button1; end always @(posedge IN0) begin current_OUT0 = next_OUT0; next_OUT0 <= 1'b1; #50 next_OUT0 <= 1'b0; zero = current_OUT0; end always @(posedge IN1) begin current_OUT1 = next_OUT1; next_OUT1 <= 1'b1; #50 next_OUT1 <= 1'b0; one = current_OUT1; end next_state = current_state; //next state decision always @(current_state) begin case(current_state) S0: begin if(button0) next_state <= S3; else next_state <= S0; end S1: begin if(button1) next_state = S0; else if(button0) next_state = S2; else next_state = S1; end S2: begin if(button1) next_state = S1; else if(button0) next_state = S3; else next_state = S2; end S3: begin if(button1) next_state = S0; else next_state = S3; end endcase end //action wire UNLOCK; assign UNLOCK = (current_state == S2) ? 1'b1 : 1'b0; endmodule 提示的错误是 Error (10170): Verilog HDL syntax error at try1.v(50) near text "="; expecting ".", or "(" Error (10112): Ignored design unit "fsm" at try1.v(1) due to previous errors 请问有人帮忙看一下吗

Verilog改错 testbench

testbench有几个问题比较雷同 但不知道为什么 都显示最后括号里的内容错了 ``` `timescale 1ns/1ps module count_test; reg clk; wire a,b,c,d,e,f,g; wire[1:0] outa; wire qout; wire LAMP; reg reset,load,cin,data,ud; count count (clk,a,b,c,d,e,f,g,qout,reset,load,cin,data,ud); initial begin clk=1'b0; reset=1'b1; cin=1'b0; data=1'b0; ud=1'b1; load=1'b1; #10 reset=1'b0; load=1'b0; always #10 clk=~clk; count( .clk(clk), .load(load), .reset(reset), .data(data), .cin(cin), .ud(ud), ); end endmodule ``` ** Error: C:/modeltech_10.1a/examples/test.v(21): near "always": syntax error, unexpected always ** Error: C:/modeltech_10.1a/examples/test.v(25): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(26): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(27): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(28): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(29): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(30): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(31): Empty argument not allowed in verilog.

verilog中模块例化多次调用的问题

一共设计中要用到四处数据宽度不同的fifo，想问例化后如何调用，在top实例引用时怎么设置宽度，希望能举例说下，谢谢。

verilog语言关于memory的问题

写了一个关于buffer来输入输出的代码。 完善的功能是先给buffer里面输入6个4-bit的数值，然后在一次串行输出这6个4-bit的值。 定义reg[3:0] buffer[0:5]以后，输入为int，输出为out。 如果向往里面输入是 buffer[0][3:0]<=int; buffer[1][3:0]<=int; ... ... ... 输出为out<=buffer[4][3:0] 是这样写吗?才接触verilog，求大神解答，靴靴！

Verilog VHDL排版插件

在vs中你粘贴一段c代码，它可以自动排版。那常用的编辑器如notepad++，ultra edit，vim有没有相应的排版插件对Verilog VHDL排版？

求spi通信verilog代码

小白急求FPGA与ARM板之间SPI通信模式0 的verilog代码，能收一字节回发一字节就行

VERILOG 5个数值比较大小，并且要找出其中相等的数值的位置。要怎么做呢？求思路

VERILOG 5个数值比较大小，并且要找出其中相等的数值的位置。要怎么做呢？求思路

verilog 里描述门电路的问题

 这两个verilog代码在综合时，第二个综合出来的是寄存器，还能用来描述与非门吗？

verilog写的分频器代码的含义

module clk_div(clk,clr,a,b,z,mclk); input clk,clr,a,b; output reg z; output reg mclk; reg [31:0] count; always@(posedge clk) begin if(clr) begin count <= 0; mclk <= 0; end else if(count == 4) begin count <= 0; mclk <= ~mclk; end else count <= count+1; end always@(posedge mclk or posedge clr) begin if(clr) // 如果用同步时序电路，这里的clr改为clr0，与分频always块语句里的clr区分开来 z <= 0; else z <= a&b; end endmodule 为什么count定义为count[31:0]，寄存器一定要用分频器么，分频器什么作用 并求解释一下每行代码的含义，并且这段代码的作用，

Verilog+niosⅡ 如何实现数字电子钟功能？

**1.**使用QuartusⅡ13.1，芯片是Cydone Ⅲ EP3C16Q240C8。 **2.**要求：从23-59-59开始显示； 时间可以通过按键更改； 实现时间的暂停、启动、停止功能； 实现闹钟的设置； 蜂鸣器响5s； 响的过程可以通过按键停止蜂鸣。 **3.**niosⅡ部分要实现CPU和电子钟定时功能； 用verilog HDL实现数码管的显示驱动和按键操作。

verilog代码错误提示一个模块不能被重复声明

module signal_light(clk,rst,count,light1,light2); input clk,rst; input [5:0] count; output light1,light2; reg[2:0] light1,light2; reg[2:0]state; parameter Idle=3'b000, S1=3'b001, S2=3'b010, S3=3'b011, S4=3'b100; always@(posedge clk) begin if(!rst) begin state<=Idle; light1<=3'b100; light2<=3'b001; end else case(state) Idle: if(rst) begin state<=S1; light1<=3'b100; light2<=3'b001; end S1: if(count=='d25) begin state<=S2; light1<=3'b100; light2<=3'b010; end S2: if(count=='d30) begin state<=S3; light1<=3'b001; light2<=3'b100; end S3: if(count=='d55) begin state<=S4; light1<=3'b010; light2<=3'b100; end S4: if(count=='d60) begin state<=S1; light1<=3'b100; light2<=3'b001; end default:state<=Idle; endcase end endmodule module counter(clk,rst,count); output count; input clk,rst; reg[5:0] count; always@(posedge clk or negedge rst) begin if(!rst) count<='d0; else if(count<'d60) count<=count+1; else count<='d1; end endmodule module signal_light_top(count,clk,rst,light1,light2); input clk,rst; output[2:0] light1,light2; output[5:0]count; wire[5:0] count; counter u2(clk,rst,count); signal_light u1(clk,rst,count,light1,light2); endmodule 错误为Error (10228): Verilog HDL error at signal_light_top.v(3): module "signal_light" cannot be declared more than once

《奇巧淫技》系列-python！！每天早上八点自动发送天气预报邮件到QQ邮箱

将代码部署服务器，每日早上定时获取到天气数据，并发送到邮箱。 也可以说是一个小人工智障。 思路可以运用在不同地方，主要介绍的是思路。

Linux(服务器编程):15---两种高效的事件处理模式（reactor模式、proactor模式）

前言 同步I/O模型通常用于实现Reactor模式 异步I/O模型则用于实现Proactor模式 最后我们会使用同步I/O方式模拟出Proactor模式 一、Reactor模式 Reactor模式特点 它要求主线程（I/O处理单元）只负责监听文件描述符上是否有事件发生，有的话就立即将时间通知工作线程（逻辑单元）。除此之外，主线程不做任何其他实质性的工作 读写数据，接受新的连接，以及处...

为什么要学数据结构？

一、前言 在可视化化程序设计的今天，借助于集成开发环境可以很快地生成程序，程序设计不再是计算机专业人员的专利。很多人认为，只要掌握几种开发工具就可以成为编程高手，其实，这是一种误解。要想成为一个专业的开发人员，至少需要以下三个条件： 1) 能够熟练地选择和设计各种数据结构和算法 2) 至少要能够熟练地掌握一门程序设计语言 3) 熟知所涉及的相关应用领域的知识 其中，后两个条件比较容易实现，而第一个...

C语言魔塔游戏

很早就很想写这个，今天终于写完了。 游戏截图： 编译环境: VS2017 游戏需要一些图片，如果有想要的或者对游戏有什么看法的可以加我的QQ 2985486630 讨论，如果暂时没有回应，可以在博客下方留言，到时候我会看到。 下面我来介绍一下游戏的主要功能和实现方式 首先是玩家的定义，使用结构体，这个名字是可以自己改变的 struct gamerole { char n

进程通信方式总结与盘点

​ 进程通信是指进程之间的信息交换。这里需要和进程同步做一下区分，进程同步控制多个进程按一定顺序执行，进程通信是一种手段，而进程同步是目标。从某方面来讲，进程通信可以解决进程同步问题。 ​ 首先回顾下我们前面博文中讲到的信号量机制，为了实现进程的互斥与同步，需要在进程间交换一定的信息，因此信号量机制也可以被归为进程通信的一种方式，但是也被称为低级进程通信，主要原因为： 效率低：一次只可操作少量的...

究竟你适不适合买Mac？

我清晰的记得，刚买的macbook pro回到家，开机后第一件事情，就是上了淘宝网，花了500元钱，找了一个上门维修电脑的师傅，上门给我装了一个windows系统。。。。。。 表砍我。。。 当时买mac的初衷，只是想要个固态硬盘的笔记本，用来运行一些复杂的扑克软件。而看了当时所有的SSD笔记本后，最终决定，还是买个好（xiong）看（da）的。 已经有好几个朋友问我mba怎么样了，所以今天尽量客观

听说了吗？阿里双11作战室竟1根网线都没有

双11不光是购物狂欢节，更是对技术的一次“大考”，对于阿里巴巴企业内部运营的基础保障技术而言，亦是如此。 回溯双11历史，这背后也经历过“小米加步枪”的阶段：作战室从随处是网线，交换机放地上的“一地狼藉”；到如今媲美5G的wifi网速，到现场却看不到一根网线；从当年使用商用AP(无线路由器)，让光明顶双11当天断网一分钟，到全部使用阿里自研AP……阿里巴巴企业智能事业部工程师们提供的基础保障...

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在阿里，40岁的奋斗姿势 在阿里，什么样的年纪可以称为老呢？35岁？ 在云网络，有这样一群人，他们的平均年龄接近40，却刚刚开辟职业生涯的第二战场。 他们的奋斗姿势是什么样的呢？ 洛神赋 “翩若惊鸿，婉若游龙。荣曜秋菊，华茂春松。髣髴兮若轻云之蔽月，飘飖兮若流风之回雪。远而望之，皎若太阳升朝霞；迫而察之，灼若芙蕖出渌波。” 爱洛神，爱阿里云 2018年，阿里云网络产品部门启动洛神2.0升...

关于研发效能提升的思考

研发效能提升是最近比较热门的一个话题，本人根据这几年的工作心得，做了一些思考总结，由于个人深度有限，暂且抛转引入。 三要素 任何生产力的提升都离不开这三个因素：人、流程和工具，少了其中任何一个因素都无法实现。 人，即思想，也就是古人说的“道”，道不同不相为谋，是制高点，也是高层建筑的基石。 流程，即方法，也是古人说的“法”。研发效能的提升，也就是要提高投入产出比，既要增加产出，也要减...

Python爬虫爬取淘宝，京东商品信息

小编是一个理科生，不善长说一些废话。简单介绍下原理然后直接上代码。 使用的工具（Python+pycharm2019.3+selenium+xpath+chromedriver）其中要使用pycharm也可以私聊我selenium是一个框架可以通过pip下载 pip install selenium -i https://pypi.tuna.tsinghua.edu.cn/simple/ 

阿里程序员写了一个新手都写不出的低级bug，被骂惨了。

这种新手都不会范的错，居然被一个工作好几年的小伙子写出来，差点被当场开除了。

Java工作4年来应聘要16K最后没要,细节如下。。。

前奏： 今天2B哥和大家分享一位前几天面试的一位应聘者，工作4年26岁，统招本科。 以下就是他的简历和面试情况。 基本情况： 专业技能： 1、&nbsp;熟悉Sping了解SpringMVC、SpringBoot、Mybatis等框架、了解SpringCloud微服务 2、&nbsp;熟悉常用项目管理工具：SVN、GIT、MAVEN、Jenkins 3、&nbsp;熟悉Nginx、tomca

2020年，冯唐49岁：我给20、30岁IT职场年轻人的建议

点击“技术领导力”关注∆  每天早上8:30推送 作者| Mr.K   编辑| Emma 来源| 技术领导力(ID：jishulingdaoli) 前天的推文《冯唐：职场人35岁以后，方法论比经验重要》，收到了不少读者的反馈，觉得挺受启发。其实，冯唐写了不少关于职场方面的文章，都挺不错的。可惜大家只记住了“春风十里不如你”、“如何避免成为油腻腻的中年人”等不那么正经的文章。 本文整理了冯

程序员该看的几部电影

##1、骇客帝国(1999) 概念：在线/离线，递归，循环，矩阵等 剧情简介： 不久的将来，网络黑客尼奥对这个看似正常的现实世界产生了怀疑。 他结识了黑客崔妮蒂，并见到了黑客组织的首领墨菲斯。 墨菲斯告诉他，现实世界其实是由一个名叫“母体”的计算机人工智能系统控制，人们就像他们饲养的动物，没有自由和思想，而尼奥就是能够拯救人类的救世主。 可是，救赎之路从来都不会一帆风顺，到底哪里才是真实的世界？

入职阿里5年，他如何破解“技术债”？

简介： 作者 | 都铎 作为一名技术人，你常常会听到这样的话： “先快速上线” “没时间改” “再缓一缓吧” “以后再解决” “先用临时方案处理” …… 当你埋下的坑越来越多，不知道哪天哪位同学就会踩上一颗雷。特别赞同“人最大的恐惧就是未知，当技术债可说不可见的时候，才是最让人不想解决的时候。” 作为一个程序员，我们反对复制粘贴，但是我们经常会见到相似的代码，相同的二方包，甚至整个代码...

Python绘图，圣诞树，花，爱心 | Turtle篇

每周每日，分享Python实战代码，入门资料，进阶资料，基础语法，爬虫，数据分析，web网站，机器学习，深度学习等等。 公众号回复【进群】沟通交流吧，QQ扫码进群学习吧 微信群 QQ群 1.画圣诞树 import turtle screen = turtle.Screen() screen.setup(800,600) circle = turtle.Turtle()...

作为一个程序员，CPU的这些硬核知识你必须会！

CPU对每个程序员来说，是个既熟悉又陌生的东西？ 如果你只知道CPU是中央处理器的话，那可能对你并没有什么用，那么作为程序员的我们，必须要搞懂的就是CPU这家伙是如何运行的，尤其要搞懂它里面的寄存器是怎么一回事，因为这将让你从底层明白程序的运行机制。 随我一起，来好好认识下CPU这货吧 把CPU掰开来看 对于CPU来说，我们首先就要搞明白它是怎么回事，也就是它的内部构造，当然，CPU那么牛的一个东

破14亿，Python分析我国存在哪些人口危机！

2020年1月17日，国家统计局发布了2019年国民经济报告，报告中指出我国人口突破14亿。 猪哥的朋友圈被14亿人口刷屏，但是很多人并没有看到我国复杂的人口问题：老龄化、男女比例失衡、生育率下降、人口红利下降等。 今天我们就来分析一下我们国家的人口数据吧！ 一、背景 1.人口突破14亿 2020年1月17日，国家统计局发布了 2019年国民经济报告 ，报告中指出：年末中国大陆总人口（包括31个

在家远程办公效率低？那你一定要收好这个「在家办公」神器！

相信大家都已经收到国务院延长春节假期的消息，接下来，在家远程办公可能将会持续一段时间。 但是问题来了。远程办公不是人在电脑前就当坐班了，相反，对于沟通效率，文件协作，以及信息安全都有着极高的要求。有着非常多的挑战，比如： 1在异地互相不见面的会议上，如何提高沟通效率？ 2文件之间的来往反馈如何做到及时性？如何保证信息安全？ 3如何规划安排每天工作，以及如何进行成果验收？ ......

作为一个程序员，内存和磁盘的这些事情，你不得不知道啊！！！

截止目前，我已经分享了如下几篇文章： 一个程序在计算机中是如何运行的？超级干货！！！ 作为一个程序员，CPU的这些硬核知识你必须会！ 作为一个程序员，内存的这些硬核知识你必须懂！ 这些知识可以说是我们之前都不太重视的基础知识，可能大家在上大学的时候都学习过了，但是嘞，当时由于老师讲解的没那么有趣，又加上这些知识本身就比较枯燥，所以嘞，大家当初几乎等于没学。 再说啦，学习这些，也看不出来有什么用啊！

2020年的1月，我辞掉了我的第一份工作

其实，这篇文章，我应该早点写的，毕竟现在已经2月份了。不过一些其它原因，或者是我的惰性、还有一些迷茫的念头，让自己迟迟没有试着写一点东西，记录下，或者说是总结下自己前3年的工作上的经历、学习的过程。 我自己知道的，在写自己的博客方面，我的文笔很一般，非技术类的文章不想去写；另外我又是一个还比较热衷于技术的人，而平常复杂一点的东西，如果想写文章写的清楚点，是需要足够...

别低估自己的直觉，也别高估自己的智商

所有群全部吵翻天，朋友圈全部沦陷，公众号疯狂转发。这两周没怎么发原创，只发新闻，可能有人注意到了。我不是懒，是文章写了却没发，因为大家的关注力始终在这次的疫情上面，发了也没人看。当然，我...

Java坑人面试题系列: 包装类（中级难度）

Java Magazine上面有一个专门坑人的面试题系列: https://blogs.oracle.com/javamagazine/quiz-2。 这些问题的设计宗旨，主要是测试面试者对Java语言的了解程度，而不是为了用弯弯绕绕的手段把面试者搞蒙。 如果你看过往期的问题，就会发现每一个都不简单。 这些试题模拟了认证考试中的一些难题。 而 “中级(intermediate)” 和 “高级(ad

深度学习入门笔记（十八）：卷积神经网络（一）

欢迎关注WX公众号：【程序员管小亮】 专栏——深度学习入门笔记 声明 1）该文章整理自网上的大牛和机器学习专家无私奉献的资料，具体引用的资料请看参考文献。 2）本文仅供学术交流，非商用。所以每一部分具体的参考资料并没有详细对应。如果某部分不小心侵犯了大家的利益，还望海涵，并联系博主删除。 3）博主才疏学浅，文中如有不当之处，请各位指出，共同进步，谢谢。 4）此属于第一版本，若有错误，还需继续修正与...

这个世界上人真的分三六九等，你信吗？

偶然间，在知乎上看到一个问题 一时间，勾起了我深深的回忆。 以前在厂里打过两次工，做过家教，干过辅导班，做过中介。零下几度的晚上，贴过广告，满脸、满手地长冻疮。 再回首那段岁月，虽然苦，但让我学会了坚持和忍耐。让我明白了，在这个世界上，无论环境多么的恶劣，只要心存希望，星星之火，亦可燎原。 下文是原回答，希望能对你能有所启发。 如果我说，这个世界上人真的分三六九等，...

节后首个工作日，企业们集体开晨会让钉钉挂了

By 超神经场景描述：昨天 2 月 3 日，是大部分城市号召远程工作的第一天，全国有接近 2 亿人在家开始远程办公，钉钉上也有超过 1000 万家企业活跃起来。关键词：十一出行 人脸...

Java基础知识点梳理

Java基础知识点梳理 摘要： 虽然已经在实际工作中经常与java打交道，但是一直没系统地对java这门语言进行梳理和总结，掌握的知识也比较零散。恰好利用这段时间重新认识下java，并对一些常见的语法和知识点做个总结与回顾，一方面为了加深印象，方便后面查阅，一方面为了学好java打下基础。 Java简介 java语言于1995年正式推出，最开始被命名为Oak语言，由James Gosling（詹姆

2020年全新Java学习路线图，含配套视频，学完即为中级Java程序员！！

新的一年来临，突如其来的疫情打破了平静的生活！ 在家的你是否很无聊，如果无聊就来学习吧！ 世上只有一种投资只赚不赔，那就是学习！！！ 传智播客于2020年升级了Java学习线路图，硬核升级，免费放送！ 学完你就是中级程序员，能更快一步找到工作！ 一、Java基础 JavaSE基础是Java中级程序员的起点，是帮助你从小白到懂得编程的必经之路。 在Java基础板块中有6个子模块的学

B 站上有哪些很好的学习资源?

哇说起B站，在小九眼里就是宝藏般的存在，放年假宅在家时一天刷6、7个小时不在话下，更别提今年的跨年晚会，我简直是跪着看完的！！ 最早大家聚在在B站是为了追番，再后来我在上面刷欧美新歌和漂亮小姐姐的舞蹈视频，最近两年我和周围的朋友们已经把B站当作学习教室了，而且学习成本还免费，真是个励志的好平台ヽ(.◕ฺˇд ˇ◕ฺ;)ﾉ 下面我们就来盘点一下B站上优质的学习资源： 综合类 Oeasy： 综合

你也能看懂的：蒙特卡罗方法

蒙特卡罗方法，也称统计模拟方法，是1940年代中期由于科学技术的发展和电子计算机的发明，而提出的一种以概率统计理论为指导的数值计算方法。是指使用随机数（或更常见的伪随机数）来解决很多计算问题的方法 蒙特卡罗方法可以粗略地分成两类：一类是所求解的问题本身具有内在的随机性，借助计算机的运算能力可以直接模拟这种随机的过程。另一种类型是所求解问题可以转化为某种随机分布的特征数，比如随机事件出现的概率，或...

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