之前老师给的一个例题中有： setproperty -dict { PACKAGE_PIN R18 IOSTANDARD LVCMOS33 } [get_ports { LED[4] }]; 其中的-dict是什么意思？还有那个R18，我查了表格没有R18。。。 像三人表决电路的引脚怎么写。。给个思路啊。。。

源代码以及管教设计如下 module clock(clk,clk_div,set_mod,set_option,time_add,option_1,qout, secL_1,secH_1,minL_1,minH_1,hourL_1,hourH_1,secL_2,secH_2,minL_2,minH_2,hourL_2,hourH_2, secL,secH,minL,minH,hourL,hourH, data,sm_wei,sm_qout ); input time_add; input set_mod; input set_option; input clk; input [15:0] data; output [3:0] sm_wei; output [6:0] sm_qout; output [3:0]secL_2,secH_2,minL_2,minH_2,hourL_2,hourH_2; output [3:0]secL_1,secH_1,minL_1,minH_1,hourL_1,hourH_1; output [3:0]secL,secH,minL,minH,hourL,hourH; output clk_div; output [1:0]option_1; output [6:0]qout; reg [1:0]option_1; reg [3:0]secL_1,secH_1,minL_1,minH_1,hourL_1,hourH_1; reg [3:0]secL_2,secH_2,minL_2,minH_2,hourL_2,hourH_2; reg [3:0]secL,secH,minL,minH,hourL,hourH; reg [6:0]qout,sm_qout; //分频--------------------------------------------------------------- parameter m=49999999; integer div_cnt=0; reg clk_div; always@(posedge clk) begin if(div_cnt==m) begin clk_div<=1'b1; div_cnt<=0; end else begin clk_div<=1'b0; div_cnt<=div_cnt+1; end end //计数------------------------------------------------------------- always@(posedge clk_div) begin if(set_mod==1) begin //清零 if(hourH_1==4'b0010 && hourL_1==4'b0011 && minH_1==4'b0101 && minL_1==4'b1001 && secH_1==4'b0101 && secL_1==4'b1001) begin secL_1<=4'b0000; secH_1<=4'b0000; minL_1<=4'b0000; minH_1<=4'b0000; hourL_1<=4'b0000; hourH_1<=4'b0000; end else //计数 if(secL_1==9) begin secL_1<=4'b0000; if(secH_1==5) begin secH_1<=4'b0000; if(minL_1==9) begin minL_1<=4'b0000; if(minH_1==5) begin minH_1<=4'b0000; if(hourL_1==9) begin hourL_1<=4'b0000; hourH_1<=hourH_1+1; end else hourL_1<=hourL_1+1; end else minH_1<=minH_1+1; end else minL_1<=minL_1+1; end else secH_1<=secH_1+1; end else secL_1<=secL_1+1; end else if(set_mod==0) begin //调时结果 secL_1<=secL_2; secH_1<=secH_2; minL_1<=minL_2; minH_1<=minH_2; hourL_1<=hourL_2; hourH_1<=hourH_2; end end //设置 always@(posedge set_option) begin if(option_1==2) option_1<=0; else option_1<=option_1+1; end //调时 always@(posedge time_add) begin if(set_mod==0) begin //清零 if(hourH_2==4'b0010 && hourL_2==4'b0011 && minH_2==4'b0101 && minL_2==4'b1001 && secH_2==4'b0101 && secL_2==4'b1001) begin secL_2<=4'b0000; secH_2<=4'b0000; minL_2<=4'b0000; minH_2<=4'b0000; hourL_2<=4'b0000; hourH_2<=4'b0000; end else //计数 //调分 if(option_1==0) begin if(minL_2==9) begin minL_2<=4'b0000; if(minH_2==5) minH_2<=4'b0000; else minH_2<=minH_2+1; end else minL_2<=minL_2+1; end //调时 if(option_1==1) begin if(hourL_2==9) begin hourL_2<=4'b0000; hourH_2<=hourH_2+1; end else hourL_2<=hourL_2+1; end end end //选择---------------------------------------------------------------- always@(secL_1 or secH_1 or minL_1 or minH_1 or hourL_1 or hourH_1 or secL_2 or secH_2 or minL_2 or minH_2 or hourL_2 or hourH_2) begin //计数 if(set_mod==1) begin secL<=secL_1; secH<=secH_1; minL<=minL_1; minH<=minH_1; hourL<=hourL_1; hourH<=hourH_1; end //调时 else if(set_mod==0 ) begin secL<=secL_2; secH<=secH_2; minL<=minL_2; minH<=minH_2; hourL<=hourL_2; hourH<=hourH_2; end end //fenpin integer clk_cnt; reg clk_400Hz; always @(posedge clk) if(clk_cnt==32'd100000) begin clk_cnt <= 1'b0; clk_400Hz <= ~clk_400Hz;end else clk_cnt <= clk_cnt + 1'b1; //位控制 reg [3:0]wei_ctrl=4'b1110; always @(posedge clk_400Hz) wei_ctrl <= {wei_ctrl[2:0],wei_ctrl[3]}; //段控制 reg [3:0]qout_ctrl; always @(wei_ctrl) case(wei_ctrl) 4'b1110:wei_ctrl=minL; 4'b1101:wei_ctrl=minH; 4'b1011:wei_ctrl=hourL; 4'b0111:wei_ctrl=hourH; endcase always@(minL) begin case(minL) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end always@(minH) begin case(minH) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end always@(hourL) begin case(hourL) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end always@(hourH) begin case(hourH) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end endmodule NET "set_mod" LOC = N13 ; NET "set_option" LOC = N3 ; NET "time_add" LOC = E2 ; NET "clk" LOC = B8 ; NET "minL" LOC = K14 ; NET "minH" LOC = M13 ; NET "hourL" LOC = J12 ; NET "hourH" LOC = F12 ; NET "qout[6]" LOC = L14 ; NET "qout[5]" LOC = H12 ; NET "qout[4]" LOC = N14 ; NET "qout[3]" LOC = N11 ; NET "qout[2]" LOC = P12 ; NET "qout[1]" LOC = L13 ; NET "qout[0]" LOC = M12 ;

我在segment模块里定义了一个二维数组用来存放两个数码管的信息，然后例化调用的时候这样写： ``` segment u1(.clk_in(clk_in),.rst_n(rst_n),.seg_data[0](sw),.seg_data[1](mode_hz),.seg_led(seg_led)); ``` 想着分别用sw和mode_hz 做参数传递给模块里的 input[3:0] seg_data[1:0] 然后综合的时候报错如下： ``` Error (10170): Verilog HDL syntax error at exam3.v(33) near text: "["; expecting ")". ``` 看来是格式出了问题，那么正确的在例化中传递二维数组参数的格式该怎么写？我是找遍了网上没答案才来提问的……

请问各路大神 if(y[2][DATA_WIDTH-1]) x[3] <= x[2] - {{2{y[2][DATA_WIDTH-1]}},y[2][DATA_WIDTH-1:2]}; 到底是什么意思。。根本看不懂

module signal_light(clk,rst,count,light1,light2); input clk,rst; input [5:0] count; output light1,light2; reg[2:0] light1,light2; reg[2:0]state; parameter Idle=3'b000, S1=3'b001, S2=3'b010, S3=3'b011, S4=3'b100; always@(posedge clk) begin if(!rst) begin state<=Idle; light1<=3'b100; light2<=3'b001; end else case(state) Idle: if(rst) begin state<=S1; light1<=3'b100; light2<=3'b001; end S1: if(count=='d25) begin state<=S2; light1<=3'b100; light2<=3'b010; end S2: if(count=='d30) begin state<=S3; light1<=3'b001; light2<=3'b100; end S3: if(count=='d55) begin state<=S4; light1<=3'b010; light2<=3'b100; end S4: if(count=='d60) begin state<=S1; light1<=3'b100; light2<=3'b001; end default:state<=Idle; endcase end endmodule module counter(clk,rst,count); output count; input clk,rst; reg[5:0] count; always@(posedge clk or negedge rst) begin if(!rst) count<='d0; else if(count<'d60) count<=count+1; else count<='d1; end endmodule module signal_light_top(count,clk,rst,light1,light2); input clk,rst; output[2:0] light1,light2; output[5:0]count; wire[5:0] count; counter u2(clk,rst,count); signal_light u1(clk,rst,count,light1,light2); endmodule 错误为Error (10228): Verilog HDL error at signal_light_top.v(3): module "signal_light" cannot be declared more than once

在Verilog HDL中的always@(敏感事件列表)里，如果想要将电平敏感信号和边沿敏感信号放到一起应该如何处理？比如说我现在假想是always @(negedge rst or posedge clk or waiter)这样判断，waiter是在1时触发，但是这样写肯定是不能成功编译的，那么要想实现这样的功能应该如何改写呢？

``` `timescale 1ns/1ps module freq (); reg clk_250 = 1'b0 ; reg rst = 1'b1 ; reg [6 : 0] cnt = 7'd0 ; reg valid = 1'b0 ; reg [2 : 0] valid_cnt = 3'd0 ; parameter PERIOD_250 = 4 ; //产生250MHZ时钟 initial begin clk_250 = 0; forever #(PERIOD_250/2) clk_250 = ~clk_250; end initial begin #8 rst = 1'b0 ; end always @ ( posedge clk_250 ) begin if( rst == 1) cnt <= 8'b0000_0000 ; else begin if( cnt == 8'd100 ) cnt <= 8'd1 ; else cnt <= cnt + 8'b1; end end always @ ( posedge clk_250 ) begin if( rst == 1'b1 ) valid_cnt <= 3'd0 ; else begin if( valid_cnt == 3'd6) valid_cnt <= 3'd1; else valid_cnt <= valid_cnt + 3'd1; end end always @ ( posedge clk_250 ) begin if( rst == 1) valid <= 1'b0 ; else begin if( valid_cnt == 1) valid <= 1'd1; else valid <= 1'd0; end end endmodule ``` 上面代码想实现的是1到100的数据进行循环。并且有一个valid信号标志有效位，每6个数据有一个valid信号。下面是我用modelsim仿真得到的仿真图。 自己认为的仿真图应该是下面这样。 非阻塞赋值的结果要在下一个clock的上升沿才能得出。也就是需要延迟一个clock。仿真图里面感觉就有点自相矛盾。在生成cnt信号和valid-cnt 信号时直接在当前的clock就产生数据。然而产生valid信号时却是在下一个时钟产生的。 自己接触verilog时间不常工作需要，所以必须要把这个点弄会。总结上面的问题，其实就一个，非阻塞赋值会使得到的数据延时一个clock吗？如果是如何解释cnt和valid-cnt信号的生成。如果不延时一个clock那么valid信号为什么在下一clock才得出结果。希望能够得到专业的回答！！！毕竟我写了这么多又做了这么多的工作。

module N（ input a, input b, output c）； . . . reg c; always@(*)begin . . .. end endmodule 我这样定义后，反回了重复定义变量的警告，希望各位大佬能解答一下

module DFF_ASYNC_RST (Data, Clk, Reset, Q); input Data, Clk, Reset; output Q; parameter U_DLY =1; reg Q; always @ (posedge Clk or negedge Reset) if ( ~Reset) Q <= #U_DLY 1'b0 ; 这里不懂是什么意思，求解答 else Q <= #U_DLY Data ; endmudule

FPGA新手提问，verilog程序中多次例化同一个module，在顶层module中多次例化的module是并行执行还是串行执行的？ ```ad7606 u1_ad7606 ( //Input ports .sysclk (sysclk), .ad_DB (ad_DB_1), .busy (ad_busy_1), .RST_B (reset_b), //Output ports .cva_cvb (ad_cva_cvb_1), .rd (ad_rd_1), .cs (ad_cs_1), .rst (ad_rst_1), .ad_DATA (ad_DATA_1) ); ad7606 u2_ad7606 ( //Input ports .sysclk (sysclk), .ad_DB (ad_DB_2), .busy (ad_busy_2), .RST_B (reset_b), //Output ports .cva_cvb (ad_cva_cvb_2), .rd (ad_rd_2), .cs (ad_cs_2), .rst (ad_rst_2), .ad_DATA (ad_DATA_2) ); ```

一共设计中要用到四处数据宽度不同的fifo，想问例化后如何调用，在top实例引用时怎么设置宽度，希望能举例说下，谢谢。

我有一些macro.vh以及参数文件parameter.h,作为全局参数在工程文件中，但是我写' include “parameter.h”会出错，出错信息:synth 8-29841.how to deal with?thanks!

module Count (rst_n,clk,outh); input rst_n,clk; output [3:0] outh; reg [2:0] out2; reg [3:0] pout; always@(posedge clk or negedge rst_n) begin if (!rst_n) begin out2 <= 0; end else begin out2 <= out2+1; end end always@(posedge clk) begin case(out2) 4'b000:pout<=4'd0; 4'b001:pout<=4'd1; 4'b010:pout<=4'd2; 4'b011:pout<=4'd3; 4'b100:pout<=4'd4; 4'b101:pout<=4'd5; 4'b110:pout<=4'd6; 4'b111:pout<=4'd7; default:pout<=4'd0; endcase end assign outh=pout; endmodule 这个是计数器模块单独仿真没问题 我把它放到顶层里  输入输出没边 仿真就出现问题了 求解释（DetecDdge模块单独仿真和放到顶层仿真都没问题）

写了一个关于buffer来输入输出的代码。 完善的功能是先给buffer里面输入6个4-bit的数值，然后在一次串行输出这6个4-bit的值。 定义reg[3:0] buffer[0:5]以后，输入为int，输出为out。 如果向往里面输入是 buffer[0][3:0]<=int; buffer[1][3:0]<=int; ... ... ... 输出为out<=buffer[4][3:0] 是这样写吗?才接触verilog，求大神解答，靴靴！

 计数器代码 ``` ```  testbench  仿真时可以看到，dout变为0并不是在rst的第一个下降沿，后面每次dout计数也不是在clk上升沿，而是有一个7ns的延时  求大佬帮忙看看问题所在

always@(posedge clk_out_0, negedge reset_n) begin if(reset_n == 1'b0) current_state <= idle; else current_state <= next_state; end always@(*) begin next_state = current_state; case(current_state) idle:begin if(flaga == 1'b1) next_state = read; else next_state = idle; end read:begin if(flaga == 1'b0) next_state = idle; else next_state = read; end default: next_state = idle; end

module clk_div(clk,clr,a,b,z,mclk); input clk,clr,a,b; output reg z; output reg mclk; reg [31:0] count; always@(posedge clk) begin if(clr) begin count <= 0; mclk <= 0; end else if(count == 4) begin count <= 0; mclk <= ~mclk; end else count <= count+1; end always@(posedge mclk or posedge clr) begin if(clr) // 如果用同步时序电路，这里的clr改为clr0，与分频always块语句里的clr区分开来 z <= 0; else z <= a&b; end endmodule 为什么count定义为count[31:0]，寄存器一定要用分频器么，分频器什么作用 并求解释一下每行代码的含义，并且这段代码的作用，

reg CLK_DIV; reg [31:0]DCLK_DIV; parameter CLK_FREQ = 'D50_000_000; parameter DCLK_FREQ = 'D10; always @(posedge clk) if(DCLK_DIV < (CLK_FREQ / DCLK_FREQ)) DCLK_DIV <= DCLK_DIV+1'b1; else begin DCLK_DIV <= 0; CLK_DIV <= ~CLK_DIV; end

/* en为使能端，get为锁存/显示数据按键，rst为置零按键 */ module suocun( en,get,rst, s1_1,s2_1,s3_1,s1_2,s2_2,s3_2, key, n1_1,n2_1,n3_1,n1_2,n2_2,n3_2 ); input en,get,rst; input [3:0] s1_1,s2_1,s3_1,s1_2,s2_2,s3_2; output reg key; output reg[3:0] n1_1,n2_1,n3_1,n1_2,n2_2,n3_2; reg[2:0] cnt1; reg[2:0] cnt2; reg[3:0] data1_1_1,data1_1_2,data1_2_1,data1_2_2,data1_3_1,data1_3_2; reg[3:0] data2_1_1,data2_1_2,data2_2_1,data2_2_2,data2_3_1,data2_3_2; reg[3:0] data3_1_1,data3_1_2,data3_2_1,data3_2_2,data3_3_1,data3_3_2; reg[3:0] data4_1_1,data4_1_2,data4_2_1,data4_2_2,data4_3_1,data4_3_2; reg[3:0] data5_1_1,data5_1_2,data5_2_1,data5_2_2,data5_3_1,data5_3_2; reg[3:0] data6_1_1,data6_1_2,data6_2_1,data6_2_2,data6_3_1,data6_3_2; always @(posedge get or negedge rst) begin if(!rst) begin cnt1<=3'd0; cnt2<=3'd0; end else begin if(en) begin if(cnt1==3'd7) cnt1<=3'd0; else cnt1<=cnt1+1'b1; end else begin if(cnt2==3'd7) cnt2<=3'd0; else cnt2<=cnt2+1'b1; end end end always @(*) begin if(!rst) begin data1_1_1<=0;data1_1_2<=0;data1_2_1<=0;data1_2_2<=0;data1_3_1<=0;data1_3_2<=0; data2_1_1<=0;data2_1_2<=0;data2_2_1<=0;data2_2_2<=0;data2_3_1<=0;data2_3_2<=0; data3_1_1<=0;data3_1_2<=0;data3_2_1<=0;data3_2_2<=0;data3_3_1<=0;data3_3_2<=0; data4_1_1<=0;data4_1_2<=0;data4_2_1<=0;data4_2_2<=0;data4_3_1<=0;data4_3_2<=0; data5_1_1<=0;data5_1_2<=0;data5_2_1<=0;data5_2_2<=0;data5_3_1<=0;data5_3_2<=0; data6_1_1<=0;data6_1_2<=0;data6_2_1<=0;data6_2_2<=0;data6_3_1<=0;data6_3_2<=0; end else begin if(en) begin case(cnt1) 3'd1: begin data1_1_1<=s1_1;data1_1_2<=s1_2;data1_2_1<=s2_1; data1_2_2<=s2_2;data1_3_1<=s3_1;data1_3_2<=s3_2; end 3'd2: begin data2_1_1<=s1_1;data2_1_2<=s1_2;data2_2_1<=s2_1; data2_2_2<=s2_2;data2_3_1<=s3_1;data2_3_2<=s3_2; end 3'd3: begin data3_1_1<=s1_1;data3_1_2<=s1_2;data3_2_1<=s2_1; data3_2_2<=s2_2;data3_3_1<=s3_1;data3_3_2<=s3_2; end 3'd4: begin data4_1_1<=s1_1;data4_1_2<=s1_2;data4_2_1<=s2_1; data4_2_2<=s2_2;data4_3_1<=s3_1;data4_3_2<=s3_2; end 3'd5: begin data5_1_1<=s1_1;data5_1_2<=s1_2;data5_2_1<=s2_1; data5_2_2<=s2_2;data5_3_1<=s3_1;data5_3_2<=s3_2; end 3'd6: begin data6_1_1<=s1_1;data6_1_2<=s1_2;data6_2_1<=s2_1; data6_2_2<=s2_2;data6_3_1<=s3_1;data6_3_2<=s3_2; end default: ; endcase end end end always @(*) begin if(!en) begin case(cnt2) 3'd1: begin n1_1<=data1_1_1;n1_2<=data1_1_2;n2_1<=data1_2_1; n2_2<=data1_2_2;n3_1<=data1_3_1;n3_2<=data1_3_2; end 3'd2: begin n1_1<=data2_1_1;n1_2<=data2_1_2;n2_1<=data2_2_1; n2_2<=data2_2_2;n3_1<=data2_3_1;n3_2<=data2_3_2; end 3'd3: begin n1_1<=data3_1_1;n1_2<=data3_1_2;n2_1<=data3_2_1; n2_2<=data3_2_2;n3_1<=data3_3_1;n3_2<=data3_3_2; end 3'd4: begin n1_1<=data4_1_1;n1_2<=data4_1_2;n2_1<=data4_2_1; n2_2<=data4_2_2;n3_1<=data4_3_1;n3_2<=data4_3_2; end 3'd5: begin n1_1<=data5_1_1;n1_2<=data5_1_2;n2_1<=data5_2_1; n2_2<=data5_2_2;n3_1<=data5_3_1;n3_2<=data5_3_2; end 3'd6: begin n1_1<=data6_1_1;n1_2<=data5_1_2;n2_1<=data6_2_1; n2_2<=data6_2_2;n3_1<=data5_3_1;n3_2<=data6_3_2; end default: begin n1_1<=s1_1;n1_2<=s1_2;n2_1<=s2_1; n2_2<=s2_2;n3_1<=s3_1;n3_2<=s3_2; end endcase end else begin n1_1<=s1_1;n1_2<=s1_2;n2_1<=s2_1; n2_2<=s2_2;n3_1<=s3_1;n3_2<=s3_2; end end always @(*) begin if(cnt1==3'd5 || cnt2==3'd6) key=1'd1; else key=1'd0; end endmodule

一个人走的路

昨天早上通过远程的方式 review 了两名新来同事的代码，大部分代码都写得很漂亮，严谨的同时注释也很到位，这令我非常满意。但当我看到他们当中有一个人写的 switch 语句时，还是忍不住破口大骂：“我擦，小王，你丫写的 switch 语句也太老土了吧！” 来看看小王写的代码吧，看完不要骂我装逼啊。 private static String createPlayer(PlayerTypes p...

提到“程序员”，多数人脑海里首先想到的大约是：为人木讷、薪水超高、工作枯燥…… 然而，当离开工作岗位，撕去层层标签，脱下“程序员”这身外套，有的人生动又有趣，马上展现出了完全不同的A/B面人生！ 不论是简单的爱好，还是正经的副业，他们都干得同样出色。偶尔，还能和程序员的特质结合，产生奇妙的“化学反应”。 @Charlotte：平日素颜示人，周末美妆博主 大家都以为程序媛也个个不修边幅，但我们也许...

不说了，字节跳动也反手把我挂了。

前言 个人觉得面试也像是一场全新的征程，失败和胜利都是平常之事。所以，劝各位不要因为面试失败而灰心、 丧失斗志。也不要因为面试通过而沾沾自喜，等待你的将是更美好的未来，继续加油！ 本篇分享的面试题内容包括：Java、MyBatis、ZooKeeper、Dubbo、Elasticsearch、Redis、MySQL、Spring、SpringBoot、SpringCloud、RabbitMQ...

反正，我的抖音没人看，别人都有几十万个赞什么的。 发到CSDN上来，大家交流下~ 主要用到原生态的 JS+CSS3。 具体不解释了，看注释： &lt;!DOCTYPE html&gt; &lt;html lang="en"&gt; &lt;head&gt; &lt;meta charset="UTF-8"&gt; &lt;title&gt;Title&lt;/tit...

我在年前从上一家公司离职，没想到过年期间疫情爆发，我也被困在家里，在家呆着的日子让人很焦躁，于是我疯狂的投简历，看面试题，希望可以进大公司去看看。 我也有幸面试了我觉得还挺大的公司的（虽然不是bat之类的大厂，但是作为一名二本计算机专业刚毕业的大学生bat那些大厂我连投简历的勇气都没有），最后选择了中软，我知道这是一家外包公司，待遇各方面甚至不如我的上一家公司，但是对我而言这可是外包华为，能...

北京时间2020年3月27日9点整，如往常一样来到公司，带开电脑，正准备打开Github网站看一会源代码，再开始手头的工作。哟吼，一直打不开，一直出现如下页面： 我想很多网友也尝到了甜头，各大技术群炸开了锅，据网友反馈有攻击者正在发起大规模的中间人挟持，京东和Github等网站等网站都受到了影响。 什么是中间中间人挟持呢？ 简而言之，就是攻击者在数据网络传输的过程中，截获传输过程中的数据并篡改...

接着上回说，培训班学习生涯结束了。后面每天就是无休止的背面试题，不是没有头脑的背，培训公司还是有方法的，现在回想当时背的面试题好像都用上了，也被问到了。回头找找面试题，当时都是打印下来天天看，天天背。 不理解呢也要背，面试造飞机，上班拧螺丝。班里的同学开始四处投简历面试了，很快就有面试成功的，刚开始一个，然后越来越多。不知道是什么原因，尝到胜利果实的童鞋，不满足于自己通过的公司，嫌薪水要少了，选择...

最近面试了一个31岁8年经验的程序猿，让我有点感慨，大龄程序猿该何去何从。

说实话，自己的算法，我一个不会，太难了吧

已经连续五年参加大厂校招、社招的技术面试工作，简历看的不下于万份 这篇文章会用实例告诉你，什么是差的程序员简历！ 疫情快要结束了，各个公司也都开始春招了，作为即将红遍大江南北的新晋UP主，那当然要为小伙伴们做点事（手动狗头）。 就在公众号里公开征简历，义务帮大家看，并一一点评。《启舰：春招在即，义务帮大家看看简历吧》 一石激起千层浪，三天收到两百多封简历。 花光了两个星期的所有空闲时...

近日，有网友在某职场社交平台吐槽，自己裸辞两个月了，但是找工作却让自己的心态都要崩溃了，全部无果，不是已查看无回音，就是已查看不符合。 “工作八年，两年一跳，裸辞两个月了，之前月薪60K，最近找工作找的心态崩了！所有招聘工具都用了，全部无果，不是已查看无回音，就是已查看不符合。进头条，滴滴之类的大厂很难吗？？？！！！投简历投的开始怀疑人生了！希望 可以收到大厂offer” 先来看看网...

郭一璞 发自 凹非寺量子位 报道 | 公众号 QbitAI国产手机界的两大玩家，华为&amp;小米，昨天在同一天前后脚发布了2019年财报。同行冤家，发财报也碰在了同一天。那我们就对比...

导读 前天面试了一个985高校的实习生，问了他平时用什么开发工具，他想也没想的说IDEA，于是我抛砖引玉的问了一下IDEA的调试用过吧，你说说怎么设置断点...

这是世界编程大赛第一名作品（97年Mekka ’97 4K Intro比赛）汇编语言所写。 整个文件只有4095个字节, 大小仅仅为16KB！ 不仅实现了3D动画的效果！还有一段震撼人心的背景音乐！！！ 内容无法以言语形容，实在太强大！ 下面是代码,具体操作看最后！ @echo off more +1 %~s0|debug e100 33 f6 bf 0 20 b5 10 f3 a5...

我们知道现在的开发人员都使用 === 来代替 ==，为什么呢？我在网上看到的大多数教程都认为，要预测 JavaScript 强制转换是如何工作这太复杂了，因此建议总是使用===。这些都...

A站 AcFun弹幕视频网，简称“A站”，成立于2007年6月，取意于Anime Comic Fun，是中国大陆第一家弹幕视频网站。A站以视频为载体，逐步发展出基于原生内容二次创作的完整生态，拥有高质量互动弹幕，是中国弹幕文化的发源地；拥有大量超粘性的用户群体，产生输出了金坷垃、鬼畜全明星、我的滑板鞋、小苹果等大量网络流行文化，也是中国二次元文化的发源地。 B站 全称“哔哩哔哩(bilibili...

文章目录前言正文**1、Kaspersky Cyberthreat real-time map****2、Finding Home****3、Silk – Interactive Generative Art****4、Liquid Particles 3D****5、WINDOWS93****6、Staggering Beauty****7、Ostagram图片生成器网址****8、全历史网址*...

来看几个问题想不想月薪超过5万？想不想进入公司架构组？想不想成为项目组的负责人？想不想成为spring的高手，超越99%的对手？那么本文内容是你必须要掌握的。本文主要详解bean的生命...

大家好，我是武哥，最近经常有小伙伴问我要电子书，都什么年代了，还找不到电子书吗？如果要说原因，那就是你还没遇到武哥我（手动滑稽~）！我今天把这么多年我经常看的电子书网站整理一下给大家，基本上能解决大家的需求。不管是在校生还是已经工作了，相信肯定对你有所帮助！ 1.鸠摩搜书 首先给大家推荐的网站是：鸠摩搜书 地址：https://www.jiumodiary.com/ 这个网上非常棒，上面有很多优质...

前期回顾： MySQL性能优化(一)：MySQL架构与核心问题 MySQL性能优化(二)：选择优化的数据类型 MySQL性能优化(三)：深入理解索引的这点事 MySQL性能优化(四)：如何高效正确的使用索引 前面章节我们介绍了如何选择优化的数据类型、如何高效的使用索引，这些对于高性能的MySQL来说是必不可少的。但这些还完全不够，还需要合理的设计查询。如果查询写的很糟糕，即使表结构再合理、索引再...

每天浏览各大网站，难免会碰到404页面啊。你注意过404页面么？猿妹搜罗来了下面这些知名网站的404页面，以供大家欣赏，看看哪个网站更有创意： 正在上传…重新上传取消 腾讯 正在上传…重新上传取消 网易 淘宝 百度 新浪微博 正在上传…重新上传取消 新浪 京东 优酷 腾讯视频 搜...

不怕告诉你，我自从喜欢上了这12个UP主，哔哩哔哩成为了我手机上最耗电的软件，几乎每天都会看，可是吧，看的越多，我就越觉得自己是个废柴，唉，老天不公啊，不信你看看…… 间接性踌躇满志，持续性混吃等死，都是因为你们……但是，自己的学习力在慢慢变强，这是不容忽视的，推荐给你们！ 都说B站是个宝，可是有人不会挖啊，没事，今天咱挖好的送你一箩筐，首先啊，我在B站上最喜欢看这个家伙的视频了，为啥 ，咱撇...

某站后端代码被“开源”，同时刷遍全网的，还有代码里的那些神注释。 我们这才知道，原来程序员个个都是段子手；这么多年来，我们也走过了他们的无数套路… 首先，产品经理，是永远永远吐槽不完的！网友的评论也非常扎心，说看这些代码就像在阅读程序员的日记，每一页都写满了对产品经理的恨。 然后，也要发出直击灵魂的质问：你是尊贵的付费大会员吗？ 这不禁让人想起之前某音乐app的穷逼Vip，果然，穷逼在哪里都是...

看完这篇Mybatis，感觉你三天就会用了。

小弟最近在学校无聊的很哪，浏览网页突然看到一张图片，都快流鼻血。。。然后小弟冥思苦想，得干一点有趣的事情python 爬虫库安装https://s.taobao.com/api?_ks...

去年3月份我们发布了《北上广深租房图鉴》（点击阅读），细数了北上广深租房的各种因素对租房价格的影响。一年过去了，在面临新冠疫情的后续影响、城市尚未完全恢复正常运转、学校还没开学等情况下...

点击上方“朱小厮的博客”，选择“设为星标”后台回复&#34;1024&#34;领取公众号专属资料本文以一个简单的程序开头——数组赋值：int LEN = 10000; int[][] ...

之前有很多读者咨询我：武哥，在拼多多上班是一种什么样的体验？由于一直很忙，没抽出时间来和大家分享。上周末特地花点时间来写了一篇文章，跟大家分享一下拼多多的日常。 1. 倒时差的作息 可能很多小伙伴都听说了，拼多多加班很严重。这怎么说呢？作息上确实和其他公司有点区别，大家知道 996，那么自然也就能理解拼多多的“11 11 6”了。 所以当很多小伙伴早上出门时，他们是这样的： 我们是这样的： 当...