bzl_bf
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2018-06-15 02:09 阅读 2.8k

Verilog初学者的有关always的一些问题,希望大佬们麻烦解决一下,谢谢

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在Verilog HDL中的always@(敏感事件列表)里,如果想要将电平敏感信号和边沿敏感信号放到一起应该如何处理?比如说我现在假想是always @(negedge rst or posedge clk or waiter)这样判断,waiter是在1时触发,但是这样写肯定是不能成功编译的,那么要想实现这样的功能应该如何改写呢?

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5条回答 默认 最新

  • Lucky_HG Lucky_HG 2018-06-15 07:23

    要么时序电路敏感信号和组合电路敏感电平分开写,要么在时序电路的模块进程里对电平敏感信号使用if else语句来实现

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  • dabocaiqq dabocaiqq 2018-06-15 03:27
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  • qq_41927450 qq_41927450 2018-06-15 08:34

    分开两段程序写。组合电路跟时限电路要分开。

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  • tywm123 hgbest 2018-06-16 01:46

    always @(negedge rst or posedge clk )begin
    if(rst)
    A <=1'b0;
    else if(waiter==1'b1)
    A <= B;
    else
    A <=A;
    end

    可以通过类似这种方式达到你想要的

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  • weixin_39277081 weixin_39277081 2019-03-30 01:32

    always@(...) begin
    if(waiter) begin
    end
    else begin
    end
    end

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