Verilog初学者的有关always的一些问题,希望大佬们麻烦解决一下,谢谢 5C

在Verilog HDL中的always@(敏感事件列表)里,如果想要将电平敏感信号和边沿敏感信号放到一起应该如何处理?比如说我现在假想是always @(negedge rst or posedge clk or waiter)这样判断,waiter是在1时触发,但是这样写肯定是不能成功编译的,那么要想实现这样的功能应该如何改写呢?

5个回答

要么时序电路敏感信号和组合电路敏感电平分开写,要么在时序电路的模块进程里对电平敏感信号使用if else语句来实现

分开两段程序写。组合电路跟时限电路要分开。

always @(negedge rst or posedge clk )begin
if(rst)
A <=1'b0;
else if(waiter==1'b1)
A <= B;
else
A <=A;
end

可以通过类似这种方式达到你想要的

always@(...) begin
if(waiter) begin
end
else begin
end
end

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Verilog改错 testbench

testbench有几个问题比较雷同 但不知道为什么 都显示最后括号里的内容错了 ``` `timescale 1ns/1ps module count_test; reg clk; wire a,b,c,d,e,f,g; wire[1:0] outa; wire qout; wire LAMP; reg reset,load,cin,data,ud; count count (clk,a,b,c,d,e,f,g,qout,reset,load,cin,data,ud); initial begin clk=1'b0; reset=1'b1; cin=1'b0; data=1'b0; ud=1'b1; load=1'b1; #10 reset=1'b0; load=1'b0; always #10 clk=~clk; count( .clk(clk), .load(load), .reset(reset), .data(data), .cin(cin), .ud(ud), ); end endmodule ``` ** Error: C:/modeltech_10.1a/examples/test.v(21): near "always": syntax error, unexpected always ** Error: C:/modeltech_10.1a/examples/test.v(25): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(26): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(27): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(28): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(29): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(30): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(31): Empty argument not allowed in verilog.

我想用verilog HDL写一个电子时钟(只显示分秒),要附加一个秒表功能但是always不能加入两个posedge,应该怎么改进。

我刚刚学verilog 这是我的代码 现在只是实现现实分秒 怎么改才能加入一个秒表 module clock_1(clk,Clear,s1,s2,m1,m2,EN1,EN2,EN3); input clk,Clear,EN1,EN2,EN3; output reg [3:0] s1,s2,m1,m2; reg [25:0]count; reg carry,second_01s; initial count=26'b0; // 每秒产生一个脉冲 always@(posedge clk) begin begin if (count==27000000) count<=26'b0; else count<=count+1; end begin if(count==27000000) second_01s <=1; else second_01s <=0; end end //秒 always@(posedge second_01s or negedge Clear ) begin if (!Clear) begin s1<=0; s2<=0; carry=0; end //1s else if(EN2) begin carry=0; s1[3:0]<=s1[3:0]+1; if(s1[3:0]==9) begin s1[3:0] <= 0; s2[3:0] <= s2[3:0]+1; if (s2[3:0]==5) begin s2[3:0]<=0; carry<=1; end end end end //分 always@(posedge carry or negedge Clear) begin if (!Clear) begin m1<=0; m2<=0; end else if (EN2) begin m1[3:0]<=m1[3:0]+1; if(m1[3:0]==9) begin m1[3:0] <= 0; m2[3:0] <= m2[3:0]+1; if (m2[3:0]==5) begin m2[3:0]<=0; end end end en endmodule

verilog顶层文件出现了问题

module Count (rst_n,clk,outh); input rst_n,clk; output [3:0] outh; reg [2:0] out2; reg [3:0] pout; always@(posedge clk or negedge rst_n) begin if (!rst_n) begin out2 <= 0; end else begin out2 <= out2+1; end end always@(posedge clk) begin case(out2) 4'b000:pout<=4'd0; 4'b001:pout<=4'd1; 4'b010:pout<=4'd2; 4'b011:pout<=4'd3; 4'b100:pout<=4'd4; 4'b101:pout<=4'd5; 4'b110:pout<=4'd6; 4'b111:pout<=4'd7; default:pout<=4'd0; endcase end assign outh=pout; endmodule 这个是计数器模块单独仿真没问题![图片说明](https://img-ask.csdn.net/upload/201605/13/1463139358_735750.png) 我把它放到顶层里 ![图片说明](https://img-ask.csdn.net/upload/201605/13/1463139643_748735.png) 输入输出没边 仿真就出现问题了![图片说明](https://img-ask.csdn.net/upload/201605/13/1463139392_629602.png) 求解释(DetecDdge模块单独仿真和放到顶层仿真都没问题)

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在modelsim上编译了一遍但错误都不会改 刚学所以有的问题还很幼稚 拜托大家了 ``` module count(outa,clk,ud,qout,cout,data,load,cin,reset,a,b,c,d,e,f,g); output[1:0] outa; output[19:0] qout; output cout; output a,b,c,d,e,f,g; output LAMP; input clk,ud,load,cin; input[19:0] data; wire[1:0] outa; wire[19:0] qout; reg reset; reg load; wire LAMP; reg cin; reg data; reg ud; wire a,b,c,d,e,f,g; always @(posedge clk) begin if(reset==1) outa<=0; if(cin==0) begin if(ud) outa<=outa+1; else outa<=outa-1; end end case(outa) 0:begin LAMP=4'b0001;end 1:begin LAMP=4'b0010;end 2:begin LAMP=4'b0100;end 3:begin LAMP=4'b1000;end default:LAMP=4'b1000; endcase always @(posedge clk) begin if(reset) qout<=0; else if(load) qout<=data; if(cin) begin if(ud) begin if(outa==0) begin if(qout[3:0]==9) begin if(qout[19:4]>=1999) qout[19:4]<=1999; else begin qout[3:0]<=0;qout[19:4]<=qout[19:4]+1; end end else qout[3:0]<=qout[3:0]+1; end else if(outa==1) begin if(qout[7:4]==9) begin if(qout[19:8]>=199) qout[19:8]<=199; else begin qout[7:4]<=0;qout[19:8]<=qout[19:8]+1; end end else qout[7:4]<=qout[7:4]+1; end else if(outa==2) begin if(qout[11:8]==9) begin if(qout[19:12]>=19) qout[19:12]<=19; else begin qout[11:8]<=0;qout[19:12]<=qout[19:12]+1; end end else qout[11:8]<=qout[11:8]+1; end else begin if(qout[15:12]==9) begin if(qout[19:16]>=1) qout[19:16]<=1; else begin qout[15:12]<=0;qout[19:16]<=qout[19:16]+1; end end else qout[15:12]<=qout[15:12]+1; end end else begin if(outa==0) begin if(qout[3:0]==0) begin if([19:4]==0) qout[19:4]<=0; else begin qout[19:4]<=qout[19:4]-1;qout[3:0]<=9; end end else qout[3:0]<=qout[3:0]-1; end if(outa==1) begin if(qout[7:4]==0) begin if([19:8]==0) qout[19:8]<=0; else begin qout[19:8]<=qout[19:8]-1;qout[7:4]<=9; end end else qout[7:4]<=qout[7:4]-1; end if(outa==2) begin if(qout[11:8]==0) begin if([19:12]==0) qout[19:12]<=0; else begin qout[19:12]<=qout[19:12]-1;qout[11:8]<=9; end end else qout[11:8]<=qout[11:8]-1; end if(outa==3) begin if(qout[15:12]==0) begin if([19:16]==0) qout[19:16]<=0; else begin qout[19:16]<=qout[19:16]-1;qout[15:12]<=9; end end else qout[15:12]<=qout[15:12]-1; end end end end always @(qout[19:0]) begin case({qout[19:16],qout[15:12],qout[11:8],qout[7:4],qout[3:0]}) 4'd0:{a,b,c,d,e,f,g}=7'b1111110; 4'd1:{a,b,c,d,e,f,g}=7'b0110000; 4'd2:{a,b,c,d,e,f,g}=7'b1101101; 4'd3:{a,b,c,d,e,f,g}=7'b1111001; 4'd4:{a,b,c,d,e,f,g}=7'b0110011; 4'd5:{a,b,c,d,e,f,g}=7'b1011011; 4'd6:{a,b,c,d,e,f,g}=7'b1011111; 4'd7:{a,b,c,d,e,f,g}=7'b1110000; 4'd8:{a,b,c,d,e,f,g}=7'b1111111; 4'd9:{a,b,c,d,e,f,g}=7'b1111011; default:{a,b,c,d,e,f,g}=7'bx; endcase end endmodule ``` ``` `timescale 1ns/1ps module count_test; reg clk; wire a,b,c,d,e,f,g; wire[1:0] outa; wire qout; wire LAMP; reg reset,load,cin,data,ud; count count (clk,a,b,c,d,e,f,g,qout,reset,load,cin,data,ud); initial begin clk=1'b0; reset=1'b1; load=1'b1; cin=1'b0; data=1'b0; ud=1'b1; #10 reset=1'b0; load=1'b0; always #20 clk=~clk; count( .clk(clk), .reset(reset), .load(load), .data(data), .cin(cin), ud(ud), ); end endmodule ``` -- Compiling module count ** Error: C:/modeltech_10.1a/examples/count.v(12): Port mode is incompatible with declaration: load ** Error: C:/modeltech_10.1a/examples/count.v(14): Port mode is incompatible with declaration: cin ** Error: C:/modeltech_10.1a/examples/count.v(15): Port mode is incompatible with declaration: data ** Error: C:/modeltech_10.1a/examples/count.v(16): Port mode is incompatible with declaration: ud ** Error: C:/modeltech_10.1a/examples/count.v(30): near "=": syntax error, unexpected '=', expecting IDENTIFIER or TYPE_IDENTIFIER ** Error: C:/modeltech_10.1a/examples/count.v(31): near "=": syntax error, unexpected '=', expecting IDENTIFIER or TYPE_IDENTIFIER ** Error: C:/modeltech_10.1a/examples/count.v(32): near "=": syntax error, unexpected '=', expecting IDENTIFIER or TYPE_IDENTIFIER ** Error: C:/modeltech_10.1a/examples/count.v(33): near "=": syntax error, unexpected '=', expecting IDENTIFIER or TYPE_IDENTIFIER ** Error: C:/modeltech_10.1a/examples/count.v(34): near "=": syntax error, unexpected '=', expecting IDENTIFIER or TYPE_IDENTIFIER ** Error: C:/modeltech_10.1a/examples/count.v(104): near "[": syntax error, unexpected '[' ** Error: C:/modeltech_10.1a/examples/count.v(116): near "[": syntax error, unexpected '[' ** Error: C:/modeltech_10.1a/examples/count.v(128): near "[": syntax error, unexpected '[' ** Error: C:/modeltech_10.1a/examples/count.v(140): near "[": syntax error, unexpected '[' ** Error: C:/modeltech_10.1a/examples/count.v(146): near "[": syntax error, unexpected '[', expecting IDENTIFIER or TYPE_IDENTIFIER -- Compiling module count_test ** Error: C:/modeltech_10.1a/examples/test.v(13): near "always": syntax error, unexpected always ** Error: C:/modeltech_10.1a/examples/test.v(17): Named argument not allowed in verilog.

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module test(); wire a,b,clk,C,X,reset; reg a1,b1,reset1,clk1; initial begin assign reset1=0; assign a1=0; assign b1=0; assign clk1=0; end always #10 a1=!a1; always #5 b1=!b1; always #5 clk1=!clk1; initial #10 reset1=1; assign reset=reset1; assign clk=clk1; assign a=a1; assign b=b1; transformation T1( .reset(reset), .clk(clk), .a(a), .b(b), .C(C), .X(X) ); endmodule 这是我的test代码,出来之后除了C和X的值都为0是为什么?

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请问,我的case条件分支不同,但是有些条件分支所对应的执行语句却是相同的,这个时候我是否可以对其进行优化,把两个分支条件使用“|”或在一起,然后执行它们所相同的语句呢?

Verilog中非阻塞赋值会使数据延时一个clock的疑惑?

``` `timescale 1ns/1ps module freq (); reg clk_250 = 1'b0 ; reg rst = 1'b1 ; reg [6 : 0] cnt = 7'd0 ; reg valid = 1'b0 ; reg [2 : 0] valid_cnt = 3'd0 ; parameter PERIOD_250 = 4 ; //产生250MHZ时钟 initial begin clk_250 = 0; forever #(PERIOD_250/2) clk_250 = ~clk_250; end initial begin #8 rst = 1'b0 ; end always @ ( posedge clk_250 ) begin if( rst == 1) cnt <= 8'b0000_0000 ; else begin if( cnt == 8'd100 ) cnt <= 8'd1 ; else cnt <= cnt + 8'b1; end end always @ ( posedge clk_250 ) begin if( rst == 1'b1 ) valid_cnt <= 3'd0 ; else begin if( valid_cnt == 3'd6) valid_cnt <= 3'd1; else valid_cnt <= valid_cnt + 3'd1; end end always @ ( posedge clk_250 ) begin if( rst == 1) valid <= 1'b0 ; else begin if( valid_cnt == 1) valid <= 1'd1; else valid <= 1'd0; end end endmodule ``` 上面代码想实现的是1到100的数据进行循环。并且有一个valid信号标志有效位,每6个数据有一个valid信号。下面是我用modelsim仿真得到的仿真图。![图片说明](https://img-ask.csdn.net/upload/201705/21/1495381056_762071.png) 自己认为的仿真图应该是下面这样。![图片说明](https://img-ask.csdn.net/upload/201705/21/1495381097_699379.png) 非阻塞赋值的结果要在下一个clock的上升沿才能得出。也就是需要延迟一个clock。仿真图里面感觉就有点自相矛盾。在生成cnt信号和valid-cnt 信号时直接在当前的clock就产生数据。然而产生valid信号时却是在下一个时钟产生的。 自己接触verilog时间不常工作需要,所以必须要把这个点弄会。总结上面的问题,其实就一个,非阻塞赋值会使得到的数据延时一个clock吗?如果是如何解释cnt和valid-cnt信号的生成。如果不延时一个clock那么valid信号为什么在下一clock才得出结果。希望能够得到专业的回答!!!毕竟我写了这么多又做了这么多的工作。

在Verilog语言中,这样算是对一个变量重复定义么

module N( input a, input b, output c); . . . reg c; always@(*)begin . . .. end endmodule 我这样定义后,反回了重复定义变量的警告,希望各位大佬能解答一下

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今年,我也32了 ,为了不给大家误导,咨询了猎头、圈内好友,以及年过35岁的几位老程序员……舍了老脸去揭人家伤疤……希望能给大家以帮助,记得帮我点赞哦。 目录: 你以为的人生 一次又一次的伤害 猎头界的真相 如何应对互联网行业的「中年危机」 一、你以为的人生 刚入行时,拿着傲人的工资,想着好好干,以为我们的人生是这样的: 等真到了那一天,你会发现,你的人生很可能是这样的: ...

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程序员在一个周末的时间,得了重病,差点当场去世,还好及时挽救回来了。

和黑客斗争的 6 天!

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点沙成金:英特尔芯片制造全过程揭密

“亚马逊丛林里的蝴蝶扇动几下翅膀就可能引起两周后美国德州的一次飓风……” 这句人人皆知的话最初用来描述非线性系统中微小参数的变化所引起的系统极大变化。 而在更长的时间尺度内,我们所生活的这个世界就是这样一个异常复杂的非线性系统…… 水泥、穹顶、透视——关于时间与技艺的蝴蝶效应 公元前3000年,古埃及人将尼罗河中挖出的泥浆与纳特龙盐湖中的矿物盐混合,再掺入煅烧石灰石制成的石灰,由此得来了人...

上班一个月,后悔当初着急入职的选择了

最近有个老铁,告诉我说,上班一个月,后悔当初着急入职现在公司了。他之前在美图做手机研发,今年美图那边今年也有一波组织优化调整,他是其中一个,在协商离职后,当时捉急找工作上班,因为有房贷供着,不能没有收入来源。所以匆忙选了一家公司,实际上是一个大型外包公司,主要派遣给其他手机厂商做外包项目。**当时承诺待遇还不错,所以就立马入职去上班了。但是后面入职后,发现薪酬待遇这块并不是HR所说那样,那个HR自...

女程序员,为什么比男程序员少???

昨天看到一档综艺节目,讨论了两个话题:(1)中国学生的数学成绩,平均下来看,会比国外好?为什么?(2)男生的数学成绩,平均下来看,会比女生好?为什么?同时,我又联想到了一个技术圈经常讨...

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有个好朋友ZS,是技术总监,昨天问我:“有一个老下属,跟了我很多年,做事勤勤恳恳,主动性也很好。但随着公司的发展,他的进步速度,跟不上团队的步伐了,有点...

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