weixin_43535753 2018-10-27 14:44 采纳率: 0%
浏览 2351

verilog语言关于memory的问题

写了一个关于buffer来输入输出的代码。
完善的功能是先给buffer里面输入6个4-bit的数值，然后在一次串行输出这6个4-bit的值。
定义reg[3:0] buffer[0:5]以后，输入为int，输出为out。
如果向往里面输入是 buffer[0][3:0]<=int;
buffer[1][3:0]<=int;
...
...
...
输出为out<=buffer[4][3:0]
是这样写吗?才接触verilog，求大神解答，靴靴！

  • 写回答

1条回答

  • zqbnqsdsmd 2018-10-31 14:42
    关注

    https://www.cnblogs.com/qidaiymm/p/5677305.html

    评论

报告相同问题？

  • FPGA的verilog语言关于小数计算的问题？ fpga开发
    2022-01-03 10:23
    回答 1 已采纳 verilog 没有浮点数的定义，要实现小数，可以用定浮点的办法。比如将一个小数放大 2^N 倍后去处理。比如将一个小数放大256倍后，最后的8位是小数部分。假设我们只看这最后的8位，小数部分。000
  • Verilog语言用case语句中不定态x的用法 开发语言
    2022-05-22 16:32
    回答 1 已采纳 不是没有东西，是有个逗号，表示和下一行的那个情况有相同的操作，2'b0x, 2'b0z: 执行的语句；是这个意思
  • 用verilog语言描述图中电路 fpga开发 有问必答
    2021-09-23 09:24
    回答 2 已采纳 module test (in, clk, rst_n, out); input in; input clk; input rst_n; output out; reg A;
  • Verilog硬件描述语言
    2024-01-21 12:50
    FPGA的花路的博客 前仿真不考虑信号的延迟问题，只是验证逻辑正确性。 逻辑综合 综合（synthesize），将Verilog 建模转换为门级网表的过程。逻辑综合的目的是产生物理电路门级结构，并在逻辑、时序上进行一定程度的优化，寻求逻辑、...
  • verilog 流水灯部分问题 arm stm32 单片机
    2023-04-11 23:30
    回答 1 已采纳 以下内容部分参考ChatGPT模型： 你的代码中缺少时钟信号的控制，可能导致仿真时rst=0后停止运行。你需要添加时钟信号，并在时钟上升沿或下降沿控制灯的状态改变。以下是一个简单的例子： modul
  • verilog中的定义端口问题 fpga开发 硬件工程
    2021-12-05 23:51
    回答 2 已采纳 case({sr9,sr8,sr7,sr6,sr5,sr4,sr3,sr2,sr1,sr0})在这条语句前加个 else 改成这样就没 latch 的警告了else case({sr9,sr8,sr7
  • verilog 语法问题 fpga开发
    2022-10-09 23:56
    回答 1 已采纳 放上面错误，else 逻辑后面只有这一条语句有效的执行了else 逻辑。放下面正确，else 逻辑后面这一堆语句均有效的执行了else 逻辑。
  • Verilog语言入门学习（一）
    2023-02-05 22:19
    木木彡886的博客 Verilog入门 1. module（）… endmodule代码写在这个模块中间 2. input output input关键词，模块的输入信号；output关键词，模块的输出信号 3. wire,reg等类型变量的声明 4.用assign声明语句 always块 5.进制数字...
  • 用Verilog HDL语言编写程序 fpga开发
    2022-09-28 17:54
    回答 1 已采纳 `timescale 1ns/1ns module testbench_select; reg a,b,c,d; reg s1,s2; wire o; param
  • 关于verilog设计单口同步RAM的问题 fpga开发 硬件工程
    2022-03-31 23:10
    回答 3 已采纳 代码，仿真都有问题代码这么改 `timescale 1ns / 1ps module single_port_synrdwr#( parameter DATA_WIDTH = 8,
  • 关于verilog中的population count fpga开发 嵌入式实时数据库
    2022-07-30 23:05
    回答 1 已采纳 module top_module( input [254:0] in, output [7:0] out ); integer i; always @(*) begin out =
  • verilog 二维的memory数据存储和读取
    2022-08-25 22:16
    风雨兼程，时不我待的博客 这里的二维是对标matlab中的数据保存习惯，因为matlab中二维数组中的每个元素并不需要考虑位宽的问题，但是在verilog中需要考虑这一点。在做有关矩阵运算时，需要我们将数据保存为二维数据的形式，如下。读取出的...
  • verilog入门简单问题 硬件工程
    2022-05-31 20:45
    回答 2 已采纳 程序的功能就是clrn为低的时候清零，当wen为低的时候写入数据，把d的信号写入给p，然后q输出当前p的内容。测试程序的话可以看一下下面的例子，对于这个模块其实能体现出清零和写入的功能就可以https
  • 外部存储器接口（External Memory Interface, EMIF）RTL设计 - verilog
    2023-04-09 17:39
    外部存储器接口（External Memory Interface, EMIF）主要用来同并行存储器连接，这些存储器包括SDRAM、SBSRAM、Flash、SRAM存储器等 还可以同外部并行设备进行连接，包括并行A/D、D/A转换器、具有异步并行接口的...
  • Verilog中memory数据类型
    2016-12-17 23:41
    长弓的坚持的博客 存储器是一个寄存器数组。存储器使用如下方式说明：  reg [ msb: 1sb] memory1 ... memory2 [upper2: lower2],. . . ；  例如：  reg [0:3 ] MyMem [0:63]  //MyMem为64个4位寄存器的数组。  reg Bog [1:5
  • 没有解决我的问题, 去提问

悬赏问题

  • ¥15 c程序不知道为什么得不到结果
  • ¥40 复杂的限制性的商函数处理
  • ¥15 程序不包含适用于入口点的静态Main方法
  • ¥15 素材场景中光线烘焙后灯光失效
  • ¥15 请教一下各位，为什么我这个没有实现模拟点击
  • ¥15 执行 virtuoso 命令后，界面没有，cadence 启动不起来
  • ¥50 comfyui下连接animatediff节点生成视频质量非常差的原因
  • ¥20 有关区间dp的问题求解
  • ¥15 多电路系统共用电源的串扰问题
  • ¥15 slam rangenet++配置