用的fpga开发板为zynq。在FPGA上实现简单的二路选通时，vivado最终还是通过LUT来实现该逻辑功能，但是FPGA内部本来就有现成的二路选通器，请问是否有什么方法可以直接通过现成的二路选通结构实现而不是通过查找表实现二路选通的功能？
如图高亮部分为实际通过LUT实现的，右上角为现成的二路选通结构
vivado如何应用现成的二路选通器实现功能？fpga implement 布局布线 综合
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- 2022-08-18 12:18回答 1 已采纳 这行代码中 clk 后面连着 2 个逗号，去掉一个就行LED_switch ledio(iow,clk,,res[2],RtData,IODataout,switch[7:0],switch[15:
- 2022-05-11 15:41回答 1 已采纳 把激励文件贴出来，贴在代码区在 Simulation Sources 里面
- 2022-04-07 11:00回答 1 已采纳 verilog 有对文件读写的函数，可以将仿真波形中需要的数据写入文件。
- 2024-04-16 12:44fpga通过vivado实现八选一数据选择器
- 2022-06-23 12:16回答 1 已采纳 你的约束生效了，没有问题。你最后贴的图中没有 clk_10M_clk_wiz_0 to clk_5M_clk_wiz_0 这一条就说明你的约束生效了。
- 2021-11-06 12:50回答 3 已采纳 这个报错的意思是io的电平标准没有被设置，可能会存在错误，要求重新设置电平标准。应当是存在于约束文件当中，或者是在实现/综合/rtl步骤中进行io planning的时候仅约束了管脚没有约束电平导致的
- 2022-05-12 16:52回答 1 已采纳 思路可行，不过myip 模块最好再与pcie之间加个中断信号。myip收到数据后通过中断告诉pcie的主机通过pcie读取数据。我写的一些文章，是关于pcie读写can的，你可以看下，希望能给你有些启
- 2024-04-16 12:51fpga通过vivado实现分频器
- 2023-02-13 14:04回答 2 已采纳 "Launcher time out" 错误通常意味着 Vivado 应用程序在启动过程中超时，无法正常加载。这可能是由于以下几个原因造成的：1、系统资源不足：如果系统内存或处理器不足，则可能无法启动
- 2022-04-28 10:27回答 1 已采纳 可以的，不用担心误差。
- 2022-03-29 16:58回答 1 已采纳 这个 IP 我没用过，也没研究过看你的说明 [47：24]为虚部，[23:0]为实部用法：数据赋给[23：0]，而高位则直接赋了24位0感觉没问题，你送的数据有正数、负数是有符号数，这样做没问题。FF
- 2022-05-26 17:36在vivado2019.2平台中通过verilog实现图像的FPGA读写功能 +提供代码操作视频 运行注意事项： 使用vivado2019.2或者更高版本测试，然后参考提供的操作录像视频跟着操作。 工程路径必须是英文，不能中文。
- 2022-04-08 22:43回答 2 已采纳 建议提供一下你每一步执行以及返回结果的截图,还有报错信息 最后一张图直接翻译 当前的精化设置允许您使用精化的netlist执行I／o规划和约束相关的工作，但是这些设置减慢了netlist精化的速度
- 2023-11-05 17:20内容：二阶数字锁相环的FPGA实现工程文件 仿真平台：Vivado 2018.3 各模块：数字鉴相器（乘法器+低通滤波器），环路滤波器，压控振荡器 主要使用IP核：Multiplier，FIR Compiler，dds_compiler 注：仿真时，test...
- 2022-09-06 02:32fpga和matlab的博客 在FPGA里布局需要考虑的问题是，如何将这些已有的逻辑上连接的LUT及其它元素合理的放到现有的FPGA里，达到功能要求的时候保证质量。在完成布局之后，需要将各个资源进行连接，如何让输入的信号到达相应的开始处理点...
- 2023-02-24 17:15NonnettaWu的博客 FPGA入门学习笔记（一）Vivado设计二选一多路器
- 2022-06-13 16:472.内容：题目，vivado2019.2平台中通过verilog实现基于FPGA的PWM脉宽调制+操作视频 3.用处：用于基于FPGA的PWM脉宽调制算法编程学习 4.指向人群：本硕博等教研学习使用 5.运行注意事项： 使用vivado2019.2或者...
- 2024-04-16 11:13fpga通过vivado实现加法器
- 2024-04-16 12:49fpga通过vivado实现比较器
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