自己写了一个逻辑与的程序，编译程序各项都没有问题，就是仿真不出波形。
看了您的教程，一步一步做的都没有问题，但还是不出波形。
求解答
VHDL仿真不出波形
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- 2022-11-15 21:37回答 2 已采纳 必须写到一个process，或者另外一个process给一个信号到这个process，再分情况付值
- 2023-03-09 10:53回答 6 已采纳 该回答引用GPTᴼᴾᴱᴺᴬᴵ以下是基于 VHDL 语言实现八路彩灯的仿真代码： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGI
- 2022-10-11 16:11回答 1 已采纳 module key_new( input wire sclk, input wire rst_n,
- 2022-03-21 16:35阮小唐的博客 问题的详细情况：在用quartusII13.0自带的仿真器做波形仿真时，程序编译等等都没有错误，就是最后的波形仿真出不来。仿真波形时，窗口一闪而退，然后没有其他任何反应。 经验总结：1、在遇到问题查找解决办法时，...
- 2022-05-02 21:45回答 1 已采纳 VHDL入门/解惑/经典实例/经验总结, 北航出版社, 黄任
- 2023-04-11 11:20回答 2 已采纳 以下内容部分参考ChatGPT模型： 半减器的VHDL描述： library ieee; use ieee.std_logic_1164.all; entity half_subtractor i
- 2022-05-15 10:57回答 1 已采纳 entity h_adder is port(A : in std_logic ;B : out std_logic;SO : out std_logic;CO : out std_logic
- 2023-11-04 20:45Fitz&的博客 很多人在写完Verilog代码的时候要去进行仿真测试，但是你会发现你代码什么的都没有问题但是在Quartus II 13.0里面去仿真的时候没有出结果。总之就是很莫名其妙。所以今天我们去分享一下怎么来解决这个问题。（耐心看...
- 2022-04-18 11:40回答 1 已采纳 代码有语法错误
- 2022-05-22 21:06回答 1 已采纳 不懂VHDL，盲猜是NXT写成NEXT导致错误：
- 2022-04-29 22:47回答 1 已采纳 testbench这样写 `timescale 1ns/1ns //设置时间单位和精度 module encoder83_tb; //定义测试模块 //端口声明 reg[7:0] d; w
- 2019-01-22 15:23狂小虎的博客 有的同学可能仿真波形时成功后没有显示，那么在仿真中将overwrite simulation input file with simulation results勾选即可
- 2021-10-14 10:04回答 1 已采纳 1： 这是个 2 输入与非门，并且将 2 个输入 A,B 连在一起合并成 1 个输入，这个输入始终是 A = B 的，不会存在 A 不等于 B 现象，你画的红圈的逻辑是不存在的。2： NOT 为什么
- 2019-09-25 09:25core_lee的博客 如果你和我一样装了13.0的版本，则可能会出现波形仿真没有输出的情况。 同时会闪先一个窗口。可以利用qq截图截住看报错。 出现的问题可能的解决办法如下： 1.波形图vwf文件名字和项目目标文件名字不一致 2.默认选择...
- 2021-04-19 21:12lanmanuesr的博客 使用Quartus13进行VHDL工程的编写与仿真 ...EDA Tools Settings中的仿真工具选择None,不需要自动进行波形仿真。 点击Finish 点击新建文件，选择 vhdl file 编写vhdl语言程序，以我们上次实验
- 2019-12-29 23:29蓝策的博客 很多时候，就是这样一些小问题，会大大延缓开发进度。比如现在这个问题，很多人会去view->message view这个选项，但是这个窗口并不显示语法错误。 真正有效的是view->transcript这个选项，选中后...
- 2019-12-09 12:40来啦来啦~的博客 quartus ii 13.0波形仿真
- 2019-11-20 22:55本教程将详细介绍如何使用modelsim进行时序仿真，以一个基于XC7A100T（Artix7） FPGA 的设计为例，该设计使用了ISE14.7集成开发环境，并且仿真工具是modelsim_SE 10.4c。我们将探讨Verilog语言编写的设计，以及如何...
- 2021-02-01 11:23Oh_my_God_L_C的博客 那么我下面两个的名字就为分别为 Counter_tb和counter 如下图： 如果是用VHDL写的test bench，如下图 那么我们下面两个的内容就是ADC_vhd_tst和i1,如同下图 这样设置了之后，就可以从quartus中直接进行RTL仿真和门...
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