vhdl程序设计修改

Question

ignal reg4: std_logic_vector(3 downto 0);
begin
process(clk)
begin
if clk'event and clk ='1' then

Answer 1

不知道你这个问题是否已经解决, 如果还没有解决的话:

• 这篇博客: VHDL基础笔记中的 2.3 字符串型文字 部分也许能够解决你的问题, 你可以仔细阅读以下内容或者直接跳转源博客中阅读:
  

  字符是用单引号引起来的ASCI字符，可以是数值，也可以是符号或字母，如：‘A’，‘*’，‘Z’

  字符串则是一维的字符数组，须放在双引号中。VHDL中有两种类型的字符串：文字字符串和数位字符串。

  • 文字字符串

  ​ 文字字符串是用双引号引起来的一串文字
  ​ 如：“ERROR”，“BB$CC”

  • 数位字符串

  ​ 也称数值字符串、位矢量，是预定义的数据类型BIT的一维数组，它们所代表的是二进制、八进制或十六进制的数组，其位矢 量的长度即为等值的二进制数的位数。

  进制基数符号：

  ​ B : 二进制基数符号（0~1）

  ​ O : 八进制基数符号（0~7）

  ​ X : 十六进制基数符号（0~F）

  例如：
  B"1_1101_1110" --二进制数数组，位矢量数组长度是9

  ​ X"AD0" --十六进制数数组，位矢量数组长度是12

如果你已经解决了该问题, 非常希望你能够分享一下解决方案, 写成博客, 将相关链接放在评论区, 以帮助更多的人 ^-^