Verilog 语言编写多路选择器出现未知态

多路选择器，输入和控制信号都是正常的，为什么会出现未知态啊？

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日晨难再数字IC领域优质创作者 2023-11-30 20:48
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这确实很奇怪，你可以试一下将data1和data2换成其他数据，而不是0，来看一下结果是否还是最低位是x。
另外，你可以看一下我的这篇文章，比较详细的讲述了x产生的场合。
【Verilog基础：仿真时x信号的产生和x信号对于各运算符的特性 - CSDN App】http://t.csdnimg.cn/eHFxk

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