白沐沐vccc 2022-09-30 19:31 采纳率: 96.7%
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verilog中reg赋值报错

刚接触verilog语言,不知道为什么reg在always外赋值就会报错,而wire赋值就不报错,请问这是为什么,谢谢

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  • 老皮芽子 2022-09-30 19:42
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    verilog 语法就是这样规定的
    在早期主要是用来区分寄存器和线条
    在 system verilog 中,可以只用 logic 这种类型。就可以不用 reg wire

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